JPWO2008114511A1 - Agc回路 - Google Patents
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Abstract
外付容量を一切使用せずオフセット電圧が非常に小さくまた集積化の容易なAGC回路を提供する。そのために、利得制御信号により制御される利得を有しオフセット補償信号により出力の直流オフセットが制御される可変利得増幅回路(GCA1)と、この可変利得増幅回路(GCA1)の出力信号をA/D変換するA/D変換回路(AD1)と、このA/D変換回路(AD1)の出力信号のピーク検出を行い、振幅レベルを検出するレベル検出回路(Det1)と、このレベル検出回路(Det1)の出力信号に応じた利得制御信号を出力する利得制御回路(Gctrl1)と、A/D変換回路(AD1)の出力信号から直流成分を取り出すローパスフィルタを備えたオフセット検出回路(Det2)と、オフセット検出回路(Det2)の出力信号をD/A変換しオフセット補償信号を出力するD/A変換回路(DA1)とを設ける。
Description
本発明は、通信システムまたは音声システムにおいて、入力信号の振幅に応じて可変利得増幅回路の利得を制御するAGC(Automatic Gain Control)回路に関するものである。
従来のAGC回路として、キャパシタを用いた積分回路を利用する構成が知られている。このAGC回路は、利得制御電圧により制御される利得に応じて入力信号を増幅または減衰して出力信号を出力する可変利得増幅回路と、この可変利得増幅回路の出力電圧を整流する整流回路と、この整流回路により整流された電圧を積分して直流電圧に変換する積分回路と、この積分回路から入力された直流電圧と基準電圧との差分に比例した電圧を可変利得増幅回路の利得制御電圧として出力する直流増幅回路とを備えたものである。積分回路は、抵抗器とキャパシタとで構成される(特許文献1参照)。
また、AGC回路の入力信号に直流オフセット電圧が含まれると、この直流オフセット電圧がAGC動作に影響を与えるため、AGC動作が正常に行われない。また特に音声システムにおいては、この直流オフセット電圧がボツ音(電源オンオフ時等にスピーカから出る低周波音を意味する。ポップノイズとも呼ばれることがある。)を発生させる等、聴感上悪影響を及ぼす。そのため、この直流オフセット電圧を補償するオフセット補償回路が必要である。このオフセット補償回路にはキャパシタを用いた積分回路を利用する構成が知られている(特許文献2参照)。
また、特に音声システムにおいては、ライン出力段、ヘッドフォン出力段等、外部機器を接続するためにAGC回路の後段に接続される出力増幅段の直流バイアス電圧が、AGC回路を含む音声信号処理段の直流バイアス電圧と異なる場合がある。そのため、信号の直流バイアス電圧をシフトする、所謂バイアスシフト回路が使用される。
さらに、近年の音響機器の多機能化と低コスト化に伴い、音声システムの多チャンネル化や部品点数の削減の要求が非常に高まっている。
特開平8−116226号公報
特開平3−74913号公報
しかしながら、上記従来のAGC回路では、出力信号の振幅レベル検出のためには、整流回路によって整流された信号を積分することによって、可変利得増幅回路の出力信号を直流電圧に変換しなければならない。
ところが、そのためには積分回路の抵抗値と容量値とにより決定される積分動作の時定数を、可変利得増幅回路の入力信号としてのアナログ信号の最低信号周期に対して充分に大きくする必要がある。その結果、積分回路として用いられるキャパシタを集積回路に内蔵できないほど、キャパシタの容量値が大きな値になってしまうという課題があった。
例えば、AGC回路の応答時間を表すアタックタイムおよびリカバリータイムについて、前者を約1msとし、かつ後者を約1sとするためには、0.47μFの容量値を持つキャパシタが必要となる。そのため、キャパシタを外付けとせざるを得ない。また、この大きな容量値により、電源投入時の回路の立ち上がり時間に数秒を要する。
オフセット補償回路の積分回路においてもキャパシタの容量値について同様の課題を有する。
さらに、多チャンネル化のために上記従来のAGC回路が複数必要になる場合においては、これらの問題がさらに顕著になる。
したがって、本発明の目的は、オフセット補償回路および利得制御回路に、キャパシタを用いた積分回路を必要とせず、集積回路に内蔵することも容易なAGC回路を提供することを目的とする。
上記課題を解決するために、本発明のAGC回路は、入力された信号を増幅する可変利得増幅回路と、可変利得増幅回路の出力信号をA/D変換するA/D変換回路と、A/D変換回路の出力信号から可変利得増幅回路の出力振幅を検出し、可変利得増幅回路の出力振幅と予め設定された基準振幅とを比較することにより利得制御信号を生成して可変利得増幅回路へ出力する利得制御部と、A/D変換回路の出力信号から可変利得増幅回路の出力直流オフセット量を検出し、可変利得増幅回路の出力直流オフセットを補償するオフセット補償信号を生成して可変利得増幅回路へ出力するオフセット補償部と、を備えている。
この構成によれば、A/D変換回路の出力信号をもとに利得制御信号とオフセット補償信号とをデジタル信号として作成しているので、従来のAGC回路で必要であった利得制御信号を生成するための整流回路、オフセット検出信号を生成するための整流回路をそれぞれ構成する積分回路のキャパシタを削除することができ、集積回路に内蔵することも容易である。また、利得制御とオフセット補償にA/D変換回路を共用できるので、構成の複雑化を抑制することできる。
上記構成のAGC回路においては、可変利得増幅回路は、信号入力端子と、信号出力端子と、利得制御信号が入力される利得制御端子と、オフセット補償信号が入力されるオフセット補償端子と、基準電圧が入力される基準電圧端子と、出力端子が信号出力端子となる差動増幅回路と、オフセット補償端子と差動増幅回路の反転入力端子との間に接続された第1の可変抵抗と、差動増幅回路の反転入力端子と出力端子との間に接続された第2の可変抵抗と、信号入力端子と差動増幅回路の非反転入力端子との間に接続された第3の可変抵抗と、差動増幅回路の非反転入力端子と基準電圧端子との間に接続された第4の可変抵抗とからなり、第1から第4までの可変抵抗は利得制御端子から入力される利得制御信号に応じて抵抗値を変化させることが好ましい。
また、上記構成のAGC回路においては、基準振幅はレジスタにより設定されることが好ましい。
また、上記構成のAGC回路においては、利得制御部は、A/D変換回路の出力信号から可変利得増幅回路の出力振幅を検出するレベル検出回路と、レベル検出回路により検出された可変利得増幅回路の出力振幅と予め設定された基準振幅とを比較することにより利得制御信号を生成して可変利得増幅回路へ出力する利得制御回路とからなることが好ましい。
また、上記構成のAGC回路においては、オフセット補償部は、A/D変換回路の出力信号から可変利得増幅回路の出力直流オフセット量を検出するオフセット検出回路と、オフセット検出回路により検出された可変利得増幅回路の出力直流オフセットを補償するオフセット補償信号を生成して可変利得増幅回路へ出力する、例えばD/A変換回路からなるオフセット補償回路とからなることが好ましい。
上記のオフセット検出回路は、例えば、A/D変換回路の出力信号の低域成分を抽出するローパスフィルタからなる。このローパスフィルタによって、A/D変換回路の出力信号のなかの直流成分が検出される。
上記のオフセット検出回路としては、A/D変換回路の出力信号の高域成分を抽出するハイパスフィルタと、A/D変換回路の出力信号からハイパスフィルタの出力信号を減じる減算器とからなる構成を用いてもよい。
このハイパスフィルタは、上記のローパスフィルタと同様に、デジタル回路で構成されるが、ローパスフィルタに比べて回路規模が小さい。そのため、オフセット成分を含む直流成分の検出のために減算器が必要となるものの、オフセット検出回路全体としてみれば、ローパスフィルタを用いる場合に比べてハイパスフィルタと減算器を使用する方が、回路規模が小さくなり、集積化に有利である。
また、上記のオフセット検出回路としては、A/D変換回路の出力信号の低域成分を抽出するローパスフィルタと、ローパスフィルタの出力信号と所定の基準データとを比較する比較器と、比較器の比較結果信号をアップダウン切替信号として入力クロックをアップカウントまたはダウンカウントするアップダウンカウンタとからなる構成であってもよい。
この構成によると、オフセット量をカウント値として検出することできる。その結果、以下のような作用効果が得られる。もし、アップダウンカウンタを使用しない場合、要求されるオフセット補償量に応じた利得を有するデジタル増幅器を挿入することが必要となるが、アップダウンカウンタを用いることにより、デジタル増幅器を使用することなく、適正な利得でオフセット量を検出できるため、集積化に有利である。
さらに、上記のオフセット検出回路としては、A/D変換回路の出力信号の高域成分を抽出するハイパスフィルタと、A/D変換回路の出力信号からハイパスフィルタの出力信号を減じる減算器と、減算器の出力信号と所定の基準データとを比較する比較器と、比較器の比較結果信号をアップダウン切替信号として入力クロックをアップカウントまたはダウンカウントするアップダウンカウンタとからなる構成であってもよい。
なお、上記のオフセット検出回路は、A/D変換回路の出力信号の上側ピーク値を検出する上側ピーク値検出器と、A/D変換回路の出力信号の下側ピーク値を検出する下側ピーク値検出回路と、上側ピーク値と下側ピーク値との中央値を算出する中央値演算部とからなる構成であってもよい。
また、上記構成のAGC回路においては、可変利得増幅回路は、利得を決定する抵抗回路を含み、抵抗回路は、それぞれ異なる抵抗値を有し利得制御信号に応じて選択される複数の抵抗からなることが好ましい。
また、上記構成のAGC回路においては、可変利得増幅回路は、利得を決定する抵抗回路を含み、抵抗回路は、ゲートに入力される利得制御信号に応じてドレイン抵抗が変化するMOSFETからなる構成でもよい。
また、上記構成のAGC回路においては、可変利得増幅回路は、利得を決定する抵抗回路を含み、抵抗回路は、電流の形で流れる利得制御信号に応じて順方向抵抗が変化するダイオードからなる構成でもよい。
また、上記構成のAGC回路においては、可変利得増幅回路は、利得を決定する抵抗回路を含み、抵抗回路は、それぞれ異なる抵抗値を有し利得制御信号に応じて選択される複数の抵抗と、ゲートに入力される利得制御信号に応じてドレイン抵抗が変化するMOSFETと、電流の形で流れる利得制御信号に応じて順方向抵抗が変化するダイオードとの何れか少なくとも2つの組み合わせからなる構成でもよい。
また、上記構成のAGC回路においては、可変利得増幅回路は、入力直流バイアスと出力直流バイアス電圧とが異なる、バイアスシフト機能を備えていることが好ましい。
また、上記構成のAGC回路においては、利得制御部とオフセット補償部とのいずれか一方または両方が、出力値を保持する出力値保持手段を有することが好ましい。
また、上記構成のAGC回路においては、利得制御部とオフセット補償部とのいずれか一方または両方が、出力値を保持する出力値保持手段を備え、出力保持手段により出力値を保持している状態において出力保持手段で使用しない回路部の動作を休止させる低消費電流モードで利得制御部とオフセット補償部とのいずれか一方または両方を動作させるモード制御回路を備えることが好ましい。
また、上記構成のAGC回路においては、利得制御部とオフセット補償部との両方が、出力値を保持する出力値保持手段を備え、利得制御部が出力保持手段により出力値を保持している期間はオフセット補償部がオフセット補償動作を行うとともに、オフセット補償部が出力保持手段により出力値を保持している期間は利得制御部が利得制御動作を行うというように、利得制御部とオフセット補償部とが排他的動作を行わせるモード制御回路を備えるようにしてもよい。
また、上記構成においては、利得制御部が利得制御動作を行っている期間のA/D変換回路の1LSBに相当する電圧値を大きくして入力ダイナミックレンジを広くし、利得制御部が利得制御動作を行っている期間に比べてオフセット補償部がオフセット補償動作を行っている期間のA/D変換回路の1LSBに相当する電圧値を小さくして入力ダイナミックレンジを狭くすることが好ましい。つまり、利得制御部が利得制御動作を行っている期間のA/D変換回路の1LSBに相当する電圧値と、オフセット補償部がオフセット補償動作を行っている期間のA/D変換回路の1LSBに相当する電圧値とを異ならせることにより、利得制御部が利得制御動作を行っている期間のA/D変換回路の入力ダイナミックレンジと、オフセット補償部がオフセット補償動作を行っている期間のA/D変換回路の入力ダイナミックレンジとを異ならせることが好ましい。
また、上記構成のAGC回路においては、利得制御部が利得制御動作を行っている期間のA/D変換回路の入力段増幅器の利得を低くして入力ダイナミックレンジを広くし、利得制御部が利得制御動作を行っている期間に比べてオフセット補償部がオフセット補償動作を行っている期間のA/D変換回路の入力段増幅器の利得を高くして入力ダイナミックレンジを狭くしてもよい。つまり、利得制御部が利得制御動作を行っている期間のA/D変換回路の入力段増幅器の利得と、オフセット補償部がオフセット補償動作を行っている期間のA/D変換回路の入力段増幅器の利得とを異ならせることにより、利得制御部が利得制御動作を行っている期間のA/D変換回路の入力ダイナミックレンジと、オフセット補償部がオフセット補償動作を行っている期間のA/D変換回路の入力ダイナミックレンジとを異ならせてもよい。
また、上記構成においては、A/D変換回路の入力ダイナミックレンジを決定するためにA/D変換回路が参照する基準電圧について、利得制御部が利得制御動作を行っている期間のA/D変換回路の基準電圧と、オフセット補償部がオフセット補償動作を行っている期間のA/D変換回路の基準電圧を異なる値とすることで、利得制御部が利得制御動作を行っている期間のA/D変換回路入力ダイナミックレンジを広くし、オフセット補償部がオフセット補償動作を行っている期間のA/D変換回路の入力ダイナミックレンジを狭くしてもよい。つまり、上記のように、2つの場合で、A/D変換回路の基準電圧を異ならせることにより、利得制御部が利得制御動作を行っている期間のA/D変換回路の入力ダイナミックレンジと、オフセット補償部がオフセット補償動作を行っている期間のA/D変換回路の入力ダイナミックレンジとを異ならせてもよい。
また、上記構成のAGC回路においては、複数の可変利得増幅回路を備え、利得制御部は複数の可変利得増幅回路を利得制御し、オフセット補償部は複数の可変利得増幅回路をオフセット補償することが好ましい。
また、上記構成においては、利得制御部は複数の可変利得増幅回路を時分割で利得制御し、オフセット補償部は複数の可変利得増幅回路を時分割でオフセット補償することが好ましい。
以下、さらに説明する。本発明では、利得制御信号により制御される利得を有しオフセット補償信号により出力の直流オフセットが制御される可変利得増幅回路と、この可変利得増幅回路の出力信号をA/D変換するA/D変換回路と、このA/D変換回路の出力信号のピーク検出を行い、振幅レベルを検出するレベル検出回路と、このレベル検出回路の出力信号に応じた利得制御信号を出力する利得制御回路と、A/D変換回路の出力信号から直流成分を取り出す、例えばローパスフィルタを備えたオフセット検出回路と、オフセット検出回路の出力信号をD/A変換しオフセット補償信号を出力するD/A変換回路とを備える構成とし、ここで得られた利得制御信号とオフセット補償信号を可変利得増幅回路に供給することとした。
ここで、可変利得増幅回路の利得を決定する抵抗回路が複数の固定抵抗とこれらの抵抗を利得制御信号に応じて選択する複数のスイッチとからなる形態をとる場合には、利得制御信号は複数の固定抵抗に接続されたスイッチをON/OFF制御するためのロジック信号とすることで実現できる。
また、可変利得増幅回路の利得を決定する抵抗回路がMOSFETのドレイン―ソース間抵抗を含み、このドレイン―ソース間抵抗をMOSFETのゲート電圧により制御する形態をとる場合には、利得制御信号は利得制御回路の出力信号をD/A変換によりアナログ電圧信号とすることで実現できる。
また、可変利得増幅回路の利得を決定する抵抗がダイオードの順方向抵抗を含み、この順方向抵抗をダイオードの順方向電流により制御する形態をとる場合には、利得制御信号は利得制御回路の出力信号をD/A変換によりアナログ電流信号とすることで実現することもできる。
さらに、固定抵抗とMOSFETとダイオードとの何れか少なくとも2つを組み合わせて使用しても良い。
また、利得制御信号の保持回路とオフセット補償信号の保持回路とを用いて、利得制御動作期間とオフセット補償動作期間とを排他的に設定し、かつ利得制御動作期間とオフセット補償動作期間とでA/D変換回路の入力ダイナミックレンジを変更し、A/D変換回路の入力信号として比較的大振幅を扱う利得制御動作期間はA/D変換回路の入力ダイナミックレンジを広くし、直流バイアス電圧付近の小振幅を扱うオフセット補償動作期間はA/D変換回路の入力ダイナミックレンジを狭くすることとすることが好ましい。なお、ダイナミックレンジは、A/D変換回路の基準電圧、分解能、利得の何れかを変更することにより広狭に変化させることができる。
さらに、1つのA/D変換回路とレベル検出回路と利得制御回路とオフセット検出回路とD/A変換回路(以下、制御回路と称す)により、複数(少なくとも2つ以上)の可変利得増幅回路の利得制御動作とオフセット補償動作を時分割で行うことにより、AGC回路を2つ以上必要とする場合においても可変利得増幅回路と利得制御信号の保持回路とオフセット補償信号の保持回路を必要AGC回路数の分だけ追加することで実現可能であり、大きな回路面積を必要とするA/D変換回路、D/A変換回路の追加は不要となる。特に、音声システムにおいては、信号周波数が20kHz以下と比較的低周波数であることから、本AGC回路は非常に有効である。
この構成によれば、上記従来のAGC回路で必要であった整流回路用、オフセット検出回路用の積分回路のキャパシタを削除することができ、さらに回路規模、チップ面積の増加を伴わずにAGC回路の多チャンネル化を実現することが可能である。
本発明によれば、キャパシタを用いた積分回路を全く必要とせず、集積回路に内蔵することも容易なAGC回路を提供することができる。特に、音声システムにおいては、多チャンネルのAGC回路を、チップ面積の増加を伴わず、結果として低コストで提供することが容易に可能となる。
GCA1〜GCAn 可変利得増幅回路
Amp1 差動増幅回路
AD1 A/D変換回路
DA1 D/A変換回路
Det1 レベル検出回路
Det2 オフセット検出回路
Gctrl1 利得制御回路
Reg1 レジスタ
Ctrl1〜Ctrl3 モード制御回路
MUX1 セレクタ回路
GLatch1〜GLatchn 利得制御信号保持回路
OLatch1〜OLatchn オフセット補償信号保持回路
Amp1 差動増幅回路
AD1 A/D変換回路
DA1 D/A変換回路
Det1 レベル検出回路
Det2 オフセット検出回路
Gctrl1 利得制御回路
Reg1 レジスタ
Ctrl1〜Ctrl3 モード制御回路
MUX1 セレクタ回路
GLatch1〜GLatchn 利得制御信号保持回路
OLatch1〜OLatchn オフセット補償信号保持回路
以下本発明を実施するための最良の形態について、図面を参照しながら説明する。
(実施の形態1)
図1は、本発明の実施の形態1に係るAGC回路の代表的な構成を示している。
図1は、本発明の実施の形態1に係るAGC回路の代表的な構成を示している。
図1において、記号GCA1は差動増幅回路Amp1と可変抵抗R1、R2、R3、R4とにより構成される可変利得増幅回路を示す。記号Tinは例えば、アナログ音声信号などのアナログ電圧が入力される信号入力端子を示す。記号Toutは例えば増幅または減衰されたアナログ電圧を出力する信号出力端子を示す。記号Tagcは利得制御信号が入力される利得制御端子を示す。記号Toffsetはオフセット補償信号が入力されるオフセット補償端子を示す。記号Tbiasは出力バイアス電圧を決めるための基準電圧が入力される基準電圧端子を示す。
記号AD1は可変利得増幅回路GCA1の出力信号をA/D変換するA/D変換回路を示す。上記の信号出力端子Toutからはアナログ電圧が出力されるが、A/D変換回路AD1からは上記信号出力端子Toutから出力されるアナログ電圧に対応したデジタル出力Doutを取り出すことができる。
記号Det1はA/D変換回路AD1の出力信号の上側ピーク値の検出と下側ピーク値の検出を行い、上側ピーク値と下側ピーク値の差分から振幅レベルを検出するデジタルのレベル(振幅)検出回路を示す。
記号Reg1はAGC回路の最大出力振幅を決定する基準振幅VagcとAGC回路の利得制御動作を行う時間間隔TdetとAGC回路の1回の利得制御動作における最大利得可変幅Gstepとを記憶するレジスタを示す。
記号Gctrl1は利得制御回路を示す。この利得制御回路Gctrl1は、レジスタReg1に記憶された時間間隔Tdet毎にレベル検出回路Det1の出力信号とレジスタReg1に記憶された基準振幅Vagcとを比較し、可変利得増幅回路GCA1の出力振幅が基準振幅Vagcを上回った場合には、レジスタReg1に記憶された利得の最大可変幅Gstepを上回らない範囲で可変利得増幅回路GCA1の利得を変化させる利得制御信号を可変利得増幅回路GCA1に出力する。このような利得制御回路Gctrl1の動作によって、可変利得増幅回路GCA1の出力振幅が基準振幅Vagcに一致するように可変利得増幅回路GCA1の利得が制御される。なお、利得制御回路Gctrl1は、制御対象の可変抵抗R1〜R4の構成に対応して出力部の構成が適切に設計される。
上記の利得制御回路Gctrl1とレベル検出回路Det1とレジスタReg1とで、可変利得増幅回路GCA1の出力振幅を一定レベル以下に抑える利得制御部GCが構成される。これによって、可変利得増幅回路GCA1の出力振幅が基準振幅に一致するように制御される。
記号Det2はA/D変換回路AD1の出力信号の直流オフセット電圧を検出する、例えばデジタルローパスフィルタからなるオフセット検出回路を示す。このオフセット検出回路Det2は、具体的には、例えば図14に示すように、A/D変換回路AD1の出力信号を入力としてその低域成分(オフセット成分を含む)を抽出するデジタルローパスフィルタDLPF1と、このデジタルローパスフィルタDLPFの出力を増幅するデジタルアンプDAMP1とから構成されている。このデジタルアンプDAMP1の出力がオフセット検出信号となる。なお、デジタルアンプDAMP1はゲイン調整のために設けられている。オフセット検出回路Det2において、ゲイン調整が不要な場合にはデジタルアンプDAMP1は省くこともできる。
記号DA1はオフセット検出回路Det2の出力信号に応じたオフセット補償信号をアナログ信号で出力するためのオフセット補償回路としてのD/A変換回路を示す。このD/A変換回路DA1には、ゲイン調整用のデジタルアンプが内蔵されている場合もあり、その場合、オフセット検出回路Det2におけるデジタルアンプDAMP1は省くことができる。
上記のオフセット検出回路Det2とD/A変換回路DA1とでオフセット補償部OCを構成している。
具体的な動作を以下に示す。まず入力信号Vinを
と定義する。ここで、記号Vacは入力信号の交流成分を示し、記号Vbias1は入力信号の直流バイアス電圧を示し、記号ΔVは入力信号Vinに含まれる直流オフセットを示す。上記入力信号Vinの各成分の内直流オフセットΔVはAGC回路の前段回路で発生した誤差電圧であり、AGC回路の動作不具合や音声システムにおけるボツ音等の原因となるため、補償を行う必要がある。
また、差動増幅回路Amp1の非反転入力端子に可変抵抗R3を介して上記入力信号Vinを入力し合わせて可変抵抗R4を介して出力バイアス電圧を決定する基準電圧Vbias2を入力する。
さらに、差動増幅回路Amp1の反転入力端子に可変抵抗R1を介してD/A変換回路DA1より出力されたオフセット補償信号(Vbias1+ΔV)を入力し合わせて、可変抵抗R2を介して出力信号Voutの帰還を行う。
可変利得増幅回路GCA1に上記入力信号Vinを入力した場合、図1における可変抵抗R1、R2、R3、R4の値に次の関係
が成り立つとき、
となり、可変利得増幅回路GCA1の出力においては、オフセット電圧ΔVは補償される。また、AGC回路出力での直流バイアス電圧をAGC回路入力における直流バイアス電圧とは異なる値に設定することができる。つまり、信号の直流バイアス電圧をシフトする、所謂バイアスシフト機能を有することになる。
さらに、可変抵抗R1、R2、R3、R4の値に次の関係
R1=R3、R2=R4
が成り立つとき、出力信号Voutの式は簡単になり、
R1=R3、R2=R4
が成り立つとき、出力信号Voutの式は簡単になり、
となる。この場合もオフセット電圧ΔVは補償され、AGC回路出力での直流バイアス電圧をAGC回路入力における直流バイアス電圧とは異なる値に設定することができる(バイアスシフト動作)。
ここで、オフセット電圧ΔVが補償される理由について、さらに説明する。ここでは、直流成分のみに着目して説明する。図1の構成において、R1=R3、R2=R4が成り立つとすると、信号入力端子Tinの入力信号(電圧)Vinはオフセット補償端子Toffsetの電圧Voffset(=Vbias1+ΔV)と等しくなる。そのため、基準電圧端子Tbiasに基準電圧Vbias2が与えられた場合、信号出力端子Toutの出力信号(電圧)Voutは、基準電圧Vbias2に等しくなる(Vout=Vbias2)。基準電圧Vbias2は、任意に設定される電圧であり、
Vbias2=Vbias1
とした場合、出力信号Voutは、
Vout=Vbias1
となり、直流オフセットΔVがキャンセルされた状態となる。基準電圧Vbias2を入力信号の直流バイアス電圧Vbias1と異なる値に設定すれば、バイアス電圧がシフトされることとなる。
Vbias2=Vbias1
とした場合、出力信号Voutは、
Vout=Vbias1
となり、直流オフセットΔVがキャンセルされた状態となる。基準電圧Vbias2を入力信号の直流バイアス電圧Vbias1と異なる値に設定すれば、バイアス電圧がシフトされることとなる。
以下、簡単のため、可変抵抗R1〜R4がR1=R3、R2=R4の関係にある場合について説明を行う。まず、上記説明から、図1の可変利得増幅回路GCA1の利得Gは
と置ける。可変利得増幅回路GCA1の出力信号VoutをA/D変換回路AD1によりデジタル信号に変換しレベル検出回路Det1においてレジスタReg1に設定された振幅検出時間Tdetの期間内における信号Voutの最大ピーク値、最小ピーク値を検出することで振幅レベル(G|Vac|)を得る。このレベル検出回路Det1の振幅レベル検出信号とレジスタReg1に記憶された基準振幅Vagcとを利得制御回路Gctrl1にて比較し、この比較結果を以って可変抵抗R1、R2、R3、R4の値をそれぞれ制御する利得制御信号として出力する。この利得制御信号によって可変抵抗R1、R2、R3、R4の抵抗値を変化させ、それによって可変利得増幅回路GCA1の利得Gを制御する。利得制御動作において、急峻な利得の変動は包絡線の急峻な変動を招き、聴感上好ましくないため、レジスタに設定された利得の最大可変ステップGstepを越えないように可変利得増幅回路GCA1の利得が制御される。
上記振幅検出時間Tdetと利得制御信号の最大可変ステップGstepとにより、時間軸上における利得変動の最大傾斜が設定され、信号包絡線の急峻な変動が抑制され、聴感上において自然なAGC動作を行うことができる。レベル検出回路Det1とオフセット検出回路Det2とによって、レベル検出回路Det1を含む利得制御部GCの応答特性を向上させるための機能が実現される。
また、可変利得増幅回路GCA1の可変抵抗R1、R2、R3、R4は図2のように構成してもよい。即ち、固定抵抗とスイッチとなるMOSFETとの直列回路を複数個並列に接続する。そして、利得制御信号として夫々の可変抵抗を構成する固定抵抗に接続されたMOSFETにロジック信号を入力し、各々のMOSFETをONもしくはOFFとして、合成抵抗値を決定することで抵抗値R1、R2、R3、R4を決定する。この結果、可変利得増幅回路GCA1の利得が決定される。
また、可変利得増幅回路GCA1の可変抵抗R1、R2、R3、R4は、図3のように固定抵抗とMOSFETの並列回路を複数個直列に接続して合成抵抗を得る構成としてもよい。
また、可変利得増幅回路GCA1は図4のように構成してもよい。即ち、可変抵抗R1、R2、R3、R4を、MOSFETのドレイン抵抗により構成する。そして、利得制御信号として夫々の可変抵抗R1、R2、R3、R4を構成するMOSFETにゲート電圧を入力し、このゲート電圧を変化させてドレイン抵抗値を決定する。この結果、可変利得増幅回路GCA1の利得が決定される。
また、可変利得増幅回路GCA1として、図5のように構成してもよい。即ち、可変抵抗R1、R2、R3、R4を、ダイオードの順方向抵抗により構成する。そして、利得制御信号として夫々の可変抵抗を構成するダイオードR1、R2、R3、R4に順方向電流を入力し、この順方向電流を変化させて順方向抵抗値を決定する。この結果、可変利得増幅回路GCA1の利得が決定される。
なお、図6のように可変抵抗R1、R3としてダイオードの順方向抵抗を用い、可変抵抗R2、R4として固定抵抗とMOSFETの直列回路を複数個並列に接続して構成したものを用いてもよい。また、図7のように可変抵抗R1、R3としてMOSFETのドレイン抵抗を用い、可変抵抗R2、R4として固定抵抗とMOSトランジスタの直列回路を複数個並列に接続して構成したものを用いてもよい。このように、可変抵抗R1、R2、R3、R4として、夫々上記の手段を任意に選択できるのは言うまでもない。また、可変抵抗R1、R2、R3、R4の何れかを固定抵抗にすることも可能である。
さらに、A/D変換回路AD1の出力信号をオフセット検出回路Det2に加えて、オフセット検出回路Det2においてデジタルのローパスフィルタ処理を行うことにより直流バイアス電圧+直流オフセット(Vbias1+ΔV)を検出する。このオフセット検出信号をD/A変換回路Da1によりアナログ信号であるオフセット補償信号(Vbias1+ΔV)として出力し、上記差動増幅回路Amp1に上記可変抵抗R1を介して入力し、それによって直流オフセットΔVを補償する。さらに、詳しく説明すれば、直流オフセットΔVを補償する際に、直流バイアス電圧Vbias1も同時にキャンセルする。そして、直流バイアス電圧Vbias1をキャンセルする代わりに、電圧Vbias2によって、可変利得増幅回路GCA1の出力直流バイアス電圧を設定する。この動作がバイアスシフト動作である。
さらに、可変利得増幅回路GCA1に直流オフセットΔVgcaが生じる場合は、上記オフセット補償信号Vbias1+ΔVにΔVgcaを補償するための信号を重畳することで可変利得増幅回路GCA1の直流オフセットΔVgcaについても、併せて補償することが可能である。
ここで、オフセット検出回路Det2の他の構成例について、図15ないし図18を参照して説明する。
図15は、オフセット検出回路Det2の第2の構成例を示す。図15において、記号DHPF1はデジタルハイパスフィルタを示し、記号SUBT1は減算器を示し、記号DAMP2はデジタルアンプを示す。
このオフセット検出回路Det2では、デジタルハイパスフィルタDHPF1がA/D変換回路AD1の出力信号を入力としてその高域成分を抽出する。減算器SUBT1は、A/D変換回路AD1の出力信号とデジタルハイパスフィルタDHPF1の出力信号を入力とし、A/D変換回路AD1の出力信号からデジタルハイパスフィルタDHPF1の出力信号を減じる。
減算器SUBT1の出力信号としては、A/D変換回路AD1の出力信号の低域成分(オフセット成分を含む)が出力される。すなわち、デジタルハイパスフィルタDHPF1と減算器SUBT1とがデジタルローパスフィルタと等価な動作をすることになる。減算器SUBT1の出力信号は、デジタルアンプDAMP2で増幅され、オフセット検出信号となる。なお、デジタルアンプDAMP2はゲイン調整のために設けられている。オフセット検出回路Det2において、ゲイン調整が不要な場合にはデジタルアンプDAMP2は省くこともできる。また、後段のD/A変換回路DA1にゲイン調整の機能があれば、デジタルアンプDAMP2は省くこともできる。
ハイパスフィルタDHPF1は、ローパスフィルタに比べて回路規模が小さい。そのため、オフセット検出のために減算器SUBT1が必要となるものの、オフセット検出回路Det2全体としてみれば、ローパスフィルタを用いる場合に比べてハイパスフィルタDHPF1と減算器SUBT1を使用する方が、回路規模が小さくなり、集積化に有利である。
図16は、オフセット検出回路Det2の第3の構成例を示す。図16において、記号DLPF2はデジタルローパスフィルタを示し、記号DCP1はデジタル比較器を示し、記号UDC1はアップダウンカウンタを示し、記号REF1は所定の基準データを示す。
このオフセット検出回路Det2では、デジタルローパスフィルタDLPF2が、A/D変換回路AD1の出力信号を入力とし、その低域成分(オフセット成分を含む)を抽出する。
デジタル比較器DCP1は、デジタルローパスフィルタDLPF2の出力信号と所定の基準データREF1(デジタル値)との大小関係を比較検出し、その比較結果信号を出力する。アップダウンカウンタUDC1は、入力クロックをカウントするもので、デジタル比較器DCP1から出力される比較結果信号にもとづいてアップカウント動作とダウンカウント動作を切り替える動作をする。したがって、アップダウンカウンタUDC1のカウント値は、オフセット検出信号となり、A/D変換回路AD1の出力信号の直流成分に対応したものとなる。
このように、デジタルローパスフィルタDLPF2の出力信号と基準データREF1とを比較するデジタル比較器DCP1を設け、このデジタル比較器DCP1の比較結果信号によって、アップダウンカウンタUDC1のアップカウント動作とダウンカウント動作を切り替えるようにしたことにより、オフセット量をカウント値として検出することができる。また、オフセット量をカウント値として検出できることによって、以下のような作用効果が得られる。もし、アップダウンカウンタを使用しない場合、要求されるオフセット補償量に応じた利得を有するデジタル増幅器を挿入することになるが、アップダウンカウンタを用いれば、デジタル増幅器を使用することなく、適正な利得でオフセット量を検出でき、集積化に有利である。
図17は、オフセット検出回路Det2の第4の構成例を示す。図17において、記号DHPF2はデジタルハイパスフィルタを示し、記号SUBT2は減算器を示し、記号DCP2はデジタル比較器を示し、記号UDC2はアップダウンカウンタを示し、記号REF2は所定の基準データを示す。
このオフセット検出回路Det2では、デジタルハイパスフィルタDHPF2がA/D変換回路AD2の出力信号を入力としてその高域成分を抽出する。減算器SUBT2は、A/D変換回路AD1の出力信号とデジタルハイパスフィルタDHPF2の出力信号を入力とし、A/D変換回路AD1の出力信号からデジタルハイパスフィルタDHPF2の出力信号を減じる。減算器SUBT2の出力信号としては、A/D変換回路AD1の出力信号の低域成分(オフセット成分を含む)が出力される。すなわち、デジタルハイパスフィルタDHPF2と減算器SUBT2とがデジタルローパスフィルタと等価な動作をすることになる。
デジタル比較器DCP1は、減算器SUBT2の出力信号と所定の基準データREF2との大小関係を比較検出し、その比較結果信号を出力する。アップダウンカウンタUDC2は、入力クロックをカウントするもので、デジタル比較器DCP2から出力される比較結果信号にもとづいてアップカウント動作とダウンカウント動作を切り替える動作をする。したがって、アップダウンカウンタUDC2のカウント値は、オフセット検出信号となり、A/D変換回路AD1の出力信号の直流成分に対応したものとなる。
この図17のオフセット検出回路Det2を用いると、図15のオフセット検出回路Det2と図16のオフセット検出回路Det2の両方の作用効果が得られる。
図18はオフセット検出回路Det2の第5の例を示す。このオフセット検出回路Det2は、最大ピーク値検出回路PK1と最小ピーク値検出回路PK2と中央値演算部CHE1とで構成される。具体的には、このオフセット検出回路Det2は、ローパスフィルタ処理を行う代わりに、レベル検出回路Det1で検出した出力信号Voutの最大ピーク値を最大ピーク値検出回路PK1で検出し、出力信号Voutの最小ピーク値を最小ピーク値検出回路PK2で検出し、出力信号Voutの最大ピーク値と最小ピーク値との中間値を中央値演算部PU1とで算出することでオフセット成分を含む直流バイアス電圧を求めるものである。
図1の構成によれば、利得を制御する回路部、およびオフセットを補償する回路部にデジタル回路を使用し、振幅検出時間Tdetと利得制御信号の最大可変ステップGstepとにより、時間軸上における利得変動の最大傾斜を設定する構成により、キャパシタを用いた積分回路を全く必要とせず、入力信号Vinの振幅Vacに応じて可変利得増幅回路GCA1の利得を制御し出力の直流オフセットも良好なAGC回路を提供することができる。したがって、AGC回路を集積回路に内蔵することも容易である。
また、図8に示すように、オフセット補償信号の出力用D/A変換回路DA2の出力部にモード制御回路Ctrl1により制御されるラッチ回路などの出力信号保持手段を設け、オフセット補償動作モード(通常動作モード)とオフセット補償信号保持モードとを切り替えることを可能にする構成を採用してもよい。そして、オフセット補償信号保持モードになると、このモードでは動作する必要のないオフセット検出回路Det2と、D/A変換回路DA2におけるオフセット補償信号の保持に必要な回路以外の部分とを休止状態あるいは低消費電流状態とする(低消費電流モード)。
このように構成することで、本発明の実施の形態におけるAGC回路のオフセット補償の能力を損なうことなく、消費電流を削減することが可能である。すなわち、電源投入を検出した時や、外部制御によりAGC回路が低消費電力状態から動作状態へ遷移したことを検出した時や、例えばAGC回路の前段に接続される増幅器の利得が変更された場合等、AGC回路の入力もしくは出力に接続された回路の状態が変化したことを検出した時にのみオフセット補償動作モードとする。そして、一連のオフセット補償動作を終えた後にオフセット補償信号保持モードとする。このオフセット補償信号保持モードにおいては、オフセット検出回路やD/A変換回路を休止モードあるいは低消費電流モードとする。このように構成することで、消費電流を削減することが可能となる。
さらに、図9に示すように、上記図8の構成に加えて、利得制御回路Gctrl2に利得制御信号保持手段を付与するとともに、利得制御回路Gctrl2とレベル検出回路Det1とを含む利得制御部GCと、オフセット検出回路Det2とD/A変換回路DA2とを含むオフセット補償部OCとを、モード制御回路Ctrl2により排他的に動作させるよう制御を行ってもよい。利得制御動作時においては、利得制御部GCは利得制御動作を行い、オフセット補償部OCはオフセット補償信号保持モードとなるよう制御される。また、オフセット補償動作時においては、利得制御部GCは利得制御信号保持モードとなり、オフセット補償部OCはオフセット補償動作を行うよう制御される。
さらに、A/D変換回路の入力ダイナミックレンジを決定するための基準電圧Vrefadを変化させることができるようにし、これをモード制御回路Ctrl2により選択制御することで、A/D変換回路に入力ダイナミックレンジに広域モードと狭域モードとを設定できるようにしてもよい。例えば図10に示すように、A/D変換回路の入力ダイナミックレンジがA/D変換回路の基準電圧と比例関係にある場合においては、利得制御動作時には、基準電圧Vrefadを高くすることで入力ダイナミックレンジDRを広域モード(=2・Vrefad)としてA/D変換回路の入力ダイナミックレンジDRがAGC回路の出力振幅をカバーできるようにする。一方、オフセット補償動作時には基準電圧を低くすること(例えば、Vrefad/6)で入力ダイナミックレンジDRを狭域モード(=Vrefad/3)として可変利得増幅回路の微小なオフセット電圧を検出することができるようにする。
また、例えば図11に示すような構成にしてもよい。すなわち、A/D変換回路の入力増幅器AmpADINを可変利得増幅器とし、利得制御動作時には、A/D変換回路の入力増幅器AmpADINの利得Gadinを低くすることで入力ダイナミックレンジDRを広域モード(=2・Vrefad)としてA/D変換回路の入力ダイナミックレンジDRがAGC回路の出力振幅をカバーできるようにする。一方、オフセット補償動作時には、A/D変換回路の入力増幅器AmpADINの利得Gadinを低くすることで入力ダイナミックレンジDRを狭域モード(=Vrefad/3)として可変利得増幅回路の微小なオフセット電圧を検出することができるようにする。
このように構成することにより、利得制御動作におけるAGC回路の出力振幅を大きくとることと、オフセット補償動作におけるオフセット補償精度を高くすることとを、A/D変換回路のビット数を変えることなく両立させることができる。
すなわち、利得制御動作時にはA/D変換回路AD1を広域モードとして入力ダイナミックレンジを大きくすることでAGC回路に広い出力ダイナミックレンジを確保することができる。また、オフセット補償動作時にはA/D変換回路AD1を狭域モードとして入力ダイナミックレンジを小さくし1LSB当りの電圧値を小さくし高い検出精度を確保することができる。
例えば、AGC回路出力で1Vrmsすなわち2.8Vppの信号を扱う場合を考える。A/D変換回路のビット数を10ビットとし、A/D変換回路の基準電圧VrefadとA/D変換回路の入力ダイナミックレンジDRとA/D変換回路のA/D変換可能な入力電圧VinadとAGC回路の出力バイアス電圧Vbias2との間に次式で表す関係式が成り立つとする。
さらに、A/D変換回路の広域モードにおける基準電圧Vrefad1を1.5Vとし、狭域モードにおける基準電圧Vrefad2を0.25Vとする。
この時、広域モードにおいては、A/D変換回路の入力ダイナミックレンジDR1は3.0Vとなり、1LSB当たり約3mVとなる。また、狭域モードにおいては、A/D変換回路の入力ダイナミックレンジDR2は0.5Vとなり、1LSB当たり0.5mVとなる。通常増幅回路の直流オフセット電圧は数mVから数十mV程度であることを考慮すると、上記のようにA/D変換回路に狭域モードを用意することで非常に高いオフセット補償動作が可能となる。
なお、D/A変換回路に保持手段がなく、利得制御回路に保持手段をもたせた構成を考えることができるのはいうまでもない。
(実施の形態2)
図12は、本発明の実施の形態2に係るAGC回路の構成を示している。
図12は、本発明の実施の形態2に係るAGC回路の構成を示している。
図12において、図9のAGC回路と同じ構成要素には同一の符号を付すことにより説明を省略し、図1に示すAGC回路に比べて新たに追加されている要素のみを説明する。
図12において、このAGC回路は、n個(n≧2)の可変利得増幅回路GCA1、GCA2、・・・、GCAnと、n個の利得制御信号保持回路GLatch1、GLatch2、・・・、GLatchnと、n個のオフセット補償信号保持回路OLatch1、OLatch2、・・・、OLatchnと、可変利得増幅回路GCA1、GCA2、・・・、GCAnの出力信号Vout1、Vout2、・・・、Voutnが入力され、この内1つを選択してA/D変換器AD1に出力するセレクタ回路MUX1と、信号選択と利得制御動作とオフセット補償動作とを制御するモード制御回路Ctrl3とが配置されている。
nチャネルの可変利得増幅回路GCA1、GCA2、・・・、GCAnには、信号Vin1、Vin2、・・・、Vinnが入力される。また、可変利得増幅回路GCA1、GCA2、・・・、GCAnは、共通に基準電圧Vref0が加えられ、それによって出力直流バイアスが設定される。
また、利得制御信号保持回路GLatchk(k=1、2、・・・、n)とオフセット補償信号保持回路OLatchkとは、モード制御回路Ctrl3により信号導通状態または信号保持状態に制御される。
また、上記可変利得増幅回路GLatchkに上記利得制御回路Gctrl1から出力される利得制御信号を上記利得制御信号保持回路GLatchkを介して接続し、D/A変換回路DA1から出力されるオフセット補償信号を上記オフセット補償信号保持回路OLatchkを介して接続する。
さらに、上記利得制御信号保持回路GLatchkと上記オフセット補償信号保持回路OLatchkに対して信号保持制御信号をモード制御回路Ctrl3から出力するようにしている。
また、モード制御回路Ctrl3は、セレクタ回路MUX1に対して信号選択制御信号を出力する構成となっている。
具体的な動作を以下に示す。このAGC回路では、n個の上記可変利得増幅回路GCAk(k=1,2、・・・、n)にそれぞれ信号Vink(k=1、2、・・・、n)を入力し、各可変利得増幅回路GCAkの利得Gkを以って増幅した出力信号Voutk(k=1、2、・・・、n)を出力する。これら出力信号Voutkは上記セレクタ回路MUX1に入力され、制御回路Ctrl3から出力される信号選択制御信号により選択されA/D変換回路AD1に入力される。
A/D変換回路AD1に入力された信号は利得制御動作時にはレベル検出回路Det1と利得制御回路Gctrl1とにより利得制御信号に変換され、制御回路Ctrl3により信号導通状態に設定された利得制御信号保持回路GLatchkを介して可変利得増幅回路GCAkの利得を変更する。このとき利得制御信号保持回路GLatchk以外の利得制御信号保持回路GLatchi(i=1、2、・・・、n、i≠k)と全オフセット補償信号保持回路OLatch1、OLatch2、・・・、OLatchnとはモード制御回路Ctrl3により信号保持状態に制御されている。上記利得制御動作をk=1からnに対して順に行い全可変利得増幅回路GCA1、GCA2、・・・、GCAnの利得制御動作を1サイクル実施し、この1サイクルの動作を繰り返して利得制御動作を継続する。
また、オフセット補償動作時には、セレクタ回路MUX1により選択されA/D変換回路AD1によりA/D変換された可変利得増幅回路GCAkの出力信号Voutkは、オフセット検出回路Det1とD/A変換回路DA1とによりオフセット補償信号に変換される。そして、モード制御回路Ctrl3により信号導通状態に設定されたオフセット補償信号保持回路OLatchkを介して可変利得回路増幅回路GCAkのオフセット補償を行う。このとき全利得制御信号保持回路GLatch1、GLatch2、・・・、GLatchnと利得制御信号保持回路OLatchk以外の利得制御信号保持回路OLatchi(i=1、2、・・・、n、i≠k)とはモード制御回路Ctrl3により信号保持状態に制御されている。
上記オフセット補償動作をk=1からnに対して順に行い全可変利得増幅回路GCA1、GCA2、・・・、GCAnのオフセット補償動作を1サイクル実施しオフセット補償動作を完了させる。上記オフセット補償動作は2サイクル以上実施しても良い。また、オフセット補償動作時には可変利得増幅器GCAkを無信号状態としておくと精度の高いオフセット補償動作を実施することが可能である。上記オフセット補償動作と利得制御動作の時系列の流れの一例を図13に示す。
図12の構成によれば、複数のAGC回路を必要とするシステムにおいても、可変利得増幅器の数のみ増加し、大きな回路規模とチップ面積を要するA/D変換回路とD/A変換回路の増加は不要であり、集積回路への搭載が容易な優れたAGC回路を提供できる。特に音声システムにおいては信号周波数が20kHz以下と比較的低周波数であり、近年のA/D変換回路とD/A変換回路の高速化を考慮すると、最小限の回路規模とチップ面積で多チャンネルのAGC回路を提供できる。
上記のとおり、本発明のAGC回路はキャパシタを必要とする積分回路を全く使用せず、直流オフセットの非常に少なく多チャンネルでの集積化に適し、特に音声システムへの適用性に優れたAGC回路である。
本発明は、通信システムまたは音声システムにおいて、入力信号の振幅に応じて可変利得増幅回路の利得を制御するAGC(Automatic Gain Control)回路に関するものである。
従来のAGC回路として、キャパシタを用いた積分回路を利用する構成が知られている。このAGC回路は、利得制御電圧により制御される利得に応じて入力信号を増幅または減衰して出力信号を出力する可変利得増幅回路と、この可変利得増幅回路の出力電圧を整流する整流回路と、この整流回路により整流された電圧を積分して直流電圧に変換する積分回路と、この積分回路から入力された直流電圧と基準電圧との差分に比例した電圧を可変利得増幅回路の利得制御電圧として出力する直流増幅回路とを備えたものである。積分回路は、抵抗器とキャパシタとで構成される(特許文献1参照)。
また、AGC回路の入力信号に直流オフセット電圧が含まれると、この直流オフセット電圧がAGC動作に影響を与えるため、AGC動作が正常に行われない。また特に音声システムにおいては、この直流オフセット電圧がボツ音(電源オンオフ時等にスピーカから出る低周波音を意味する。ポップノイズとも呼ばれることがある。)を発生させる等、聴感上悪影響を及ぼす。そのため、この直流オフセット電圧を補償するオフセット補償回路が必要である。このオフセット補償回路にはキャパシタを用いた積分回路を利用する構成が知られている(特許文献2参照)。
また、特に音声システムにおいては、ライン出力段、ヘッドフォン出力段等、外部機器を接続するためにAGC回路の後段に接続される出力増幅段の直流バイアス電圧が、AGC回路を含む音声信号処理段の直流バイアス電圧と異なる場合がある。そのため、信号の直流バイアス電圧をシフトする、所謂バイアスシフト回路が使用される。
さらに、近年の音響機器の多機能化と低コスト化に伴い、音声システムの多チャンネル化や部品点数の削減の要求が非常に高まっている。
特開平8−116226号公報
特開平3−74913号公報
しかしながら、上記従来のAGC回路では、出力信号の振幅レベル検出のためには、整流回路によって整流された信号を積分することによって、可変利得増幅回路の出力信号を直流電圧に変換しなければならない。
ところが、そのためには積分回路の抵抗値と容量値とにより決定される積分動作の時定数を、可変利得増幅回路の入力信号としてのアナログ信号の最低信号周期に対して充分に大きくする必要がある。その結果、積分回路として用いられるキャパシタを集積回路に内蔵できないほど、キャパシタの容量値が大きな値になってしまうという課題があった。
例えば、AGC回路の応答時間を表すアタックタイムおよびリカバリータイムについて、前者を約1msとし、かつ後者を約1sとするためには、0.47μFの容量値を持つキャパシタが必要となる。そのため、キャパシタを外付けとせざるを得ない。また、この大きな容量値により、電源投入時の回路の立ち上がり時間に数秒を要する。
オフセット補償回路の積分回路においてもキャパシタの容量値について同様の課題を有する。
さらに、多チャンネル化のために上記従来のAGC回路が複数必要になる場合においては、これらの問題がさらに顕著になる。
したがって、本発明の目的は、オフセット補償回路および利得制御回路に、キャパシタを用いた積分回路を必要とせず、集積回路に内蔵することも容易なAGC回路を提供することを目的とする。
上記課題を解決するために、本発明のAGC回路は、入力された信号を増幅する可変利得増幅回路と、可変利得増幅回路の出力信号をA/D変換するA/D変換回路と、A/D変換回路の出力信号から可変利得増幅回路の出力振幅を検出し、可変利得増幅回路の出力振幅と予め設定された基準振幅とを比較することにより利得制御信号を生成して可変利得増幅回路へ出力する利得制御部と、A/D変換回路の出力信号から可変利得増幅回路の出力直流オフセット量を検出し、可変利得増幅回路の出力直流オフセットを補償するオフセット補償信号を生成して可変利得増幅回路へ出力するオフセット補償部と、を備えている。
この構成によれば、A/D変換回路の出力信号をもとに利得制御信号とオフセット補償信号とをデジタル信号として作成しているので、従来のAGC回路で必要であった利得制御信号を生成するための整流回路、オフセット検出信号を生成するための整流回路をそれぞれ構成する積分回路のキャパシタを削除することができ、集積回路に内蔵することも容易である。また、利得制御とオフセット補償にA/D変換回路を共用できるので、構成の複雑化を抑制することできる。
上記構成のAGC回路においては、可変利得増幅回路は、信号入力端子と、信号出力端子と、利得制御信号が入力される利得制御端子と、オフセット補償信号が入力されるオフセット補償端子と、基準電圧が入力される基準電圧端子と、出力端子が信号出力端子となる差動増幅回路と、オフセット補償端子と差動増幅回路の反転入力端子との間に接続された第1の可変抵抗と、差動増幅回路の反転入力端子と出力端子との間に接続された第2の可変抵抗と、信号入力端子と差動増幅回路の非反転入力端子との間に接続された第3の可変抵抗と、差動増幅回路の非反転入力端子と基準電圧端子との間に接続された第4の可変抵抗とからなり、第1から第4までの可変抵抗は利得制御端子から入力される利得制御信号に応じて抵抗値を変化させることが好ましい。
また、上記構成のAGC回路においては、基準振幅はレジスタにより設定されることが好ましい。
また、上記構成のAGC回路においては、利得制御部は、A/D変換回路の出力信号から可変利得増幅回路の出力振幅を検出するレベル検出回路と、レベル検出回路により検出された可変利得増幅回路の出力振幅と予め設定された基準振幅とを比較することにより利得制御信号を生成して可変利得増幅回路へ出力する利得制御回路とからなることが好ましい。
また、上記構成のAGC回路においては、オフセット補償部は、A/D変換回路の出力信号から可変利得増幅回路の出力直流オフセット量を検出するオフセット検出回路と、オフセット検出回路により検出された可変利得増幅回路の出力直流オフセットを補償するオフセット補償信号を生成して可変利得増幅回路へ出力する、例えばD/A変換回路からなるオフセット補償回路とからなることが好ましい。
上記のオフセット検出回路は、例えば、A/D変換回路の出力信号の低域成分を抽出するローパスフィルタからなる。このローパスフィルタによって、A/D変換回路の出力信号のなかの直流成分が検出される。
上記のオフセット検出回路としては、A/D変換回路の出力信号の高域成分を抽出するハイパスフィルタと、A/D変換回路の出力信号からハイパスフィルタの出力信号を減じる減算器とからなる構成を用いてもよい。
このハイパスフィルタは、上記のローパスフィルタと同様に、デジタル回路で構成されるが、ローパスフィルタに比べて回路規模が小さい。そのため、オフセット成分を含む直流成分の検出のために減算器が必要となるものの、オフセット検出回路全体としてみれば、ローパスフィルタを用いる場合に比べてハイパスフィルタと減算器を使用する方が、回路規模が小さくなり、集積化に有利である。
また、上記のオフセット検出回路としては、A/D変換回路の出力信号の低域成分を抽出するローパスフィルタと、ローパスフィルタの出力信号と所定の基準データとを比較する比較器と、比較器の比較結果信号をアップダウン切替信号として入力クロックをアップカウントまたはダウンカウントするアップダウンカウンタとからなる構成であってもよい。
この構成によると、オフセット量をカウント値として検出することできる。その結果、以下のような作用効果が得られる。もし、アップダウンカウンタを使用しない場合、要求されるオフセット補償量に応じた利得を有するデジタル増幅器を挿入することが必要となるが、アップダウンカウンタを用いることにより、デジタル増幅器を使用することなく、適正な利得でオフセット量を検出できるため、集積化に有利である。
さらに、上記のオフセット検出回路としては、A/D変換回路の出力信号の高域成分を抽出するハイパスフィルタと、A/D変換回路の出力信号からハイパスフィルタの出力信号を減じる減算器と、減算器の出力信号と所定の基準データとを比較する比較器と、比較器の比較結果信号をアップダウン切替信号として入力クロックをアップカウントまたはダウンカウントするアップダウンカウンタとからなる構成であってもよい。
なお、上記のオフセット検出回路は、A/D変換回路の出力信号の上側ピーク値を検出する上側ピーク値検出器と、A/D変換回路の出力信号の下側ピーク値を検出する下側ピーク値検出回路と、上側ピーク値と下側ピーク値との中央値を算出する中央値演算部とからなる構成であってもよい。
また、上記構成のAGC回路においては、可変利得増幅回路は、利得を決定する抵抗回路を含み、抵抗回路は、それぞれ異なる抵抗値を有し利得制御信号に応じて選択される複数の抵抗からなることが好ましい。
また、上記構成のAGC回路においては、可変利得増幅回路は、利得を決定する抵抗回路を含み、抵抗回路は、ゲートに入力される利得制御信号に応じてドレイン抵抗が変化するMOSFETからなる構成でもよい。
また、上記構成のAGC回路においては、可変利得増幅回路は、利得を決定する抵抗回路を含み、抵抗回路は、電流の形で流れる利得制御信号に応じて順方向抵抗が変化するダイオードからなる構成でもよい。
また、上記構成のAGC回路においては、可変利得増幅回路は、利得を決定する抵抗回路を含み、抵抗回路は、それぞれ異なる抵抗値を有し利得制御信号に応じて選択される複数の抵抗と、ゲートに入力される利得制御信号に応じてドレイン抵抗が変化するMOSFETと、電流の形で流れる利得制御信号に応じて順方向抵抗が変化するダイオードとの何れか少なくとも2つの組み合わせからなる構成でもよい。
また、上記構成のAGC回路においては、可変利得増幅回路は、入力直流バイアスと出力直流バイアス電圧とが異なる、バイアスシフト機能を備えていることが好ましい。
また、上記構成のAGC回路においては、利得制御部とオフセット補償部とのいずれか一方または両方が、出力値を保持する出力値保持手段を有することが好ましい。
また、上記構成のAGC回路においては、利得制御部とオフセット補償部とのいずれか一方または両方が、出力値を保持する出力値保持手段を備え、出力保持手段により出力値を保持している状態において出力保持手段で使用しない回路部の動作を休止させる低消費電流モードで利得制御部とオフセット補償部とのいずれか一方または両方を動作させるモード制御回路を備えることが好ましい。
また、上記構成のAGC回路においては、利得制御部とオフセット補償部との両方が、出力値を保持する出力値保持手段を備え、利得制御部が出力保持手段により出力値を保持している期間はオフセット補償部がオフセット補償動作を行うとともに、オフセット補償部が出力保持手段により出力値を保持している期間は利得制御部が利得制御動作を行うというように、利得制御部とオフセット補償部とが排他的動作を行わせるモード制御回路を備えるようにしてもよい。
また、上記構成においては、利得制御部が利得制御動作を行っている期間のA/D変換回路の1LSBに相当する電圧値を大きくして入力ダイナミックレンジを広くし、利得制御部が利得制御動作を行っている期間に比べてオフセット補償部がオフセット補償動作を行っている期間のA/D変換回路の1LSBに相当する電圧値を小さくして入力ダイナミックレンジを狭くすることが好ましい。つまり、利得制御部が利得制御動作を行っている期間のA/D変換回路の1LSBに相当する電圧値と、オフセット補償部がオフセット補償動作を行っている期間のA/D変換回路の1LSBに相当する電圧値とを異ならせることにより、利得制御部が利得制御動作を行っている期間のA/D変換回路の入力ダイナミックレンジと、オフセット補償部がオフセット補償動作を行っている期間のA/D変換回路の入力ダイナミックレンジとを異ならせることが好ましい。
また、上記構成のAGC回路においては、利得制御部が利得制御動作を行っている期間のA/D変換回路の入力段増幅器の利得を低くして入力ダイナミックレンジを広くし、利得制御部が利得制御動作を行っている期間に比べてオフセット補償部がオフセット補償動作を行っている期間のA/D変換回路の入力段増幅器の利得を高くして入力ダイナミックレンジを狭くしてもよい。つまり、利得制御部が利得制御動作を行っている期間のA/D変換回路の入力段増幅器の利得と、オフセット補償部がオフセット補償動作を行っている期間のA/D変換回路の入力段増幅器の利得とを異ならせることにより、利得制御部が利得制御動作を行っている期間のA/D変換回路の入力ダイナミックレンジと、オフセット補償部がオフセット補償動作を行っている期間のA/D変換回路の入力ダイナミックレンジとを異ならせてもよい。
また、上記構成においては、A/D変換回路の入力ダイナミックレンジを決定するためにA/D変換回路が参照する基準電圧について、利得制御部が利得制御動作を行っている期間のA/D変換回路の基準電圧と、オフセット補償部がオフセット補償動作を行っている期間のA/D変換回路の基準電圧を異なる値とすることで、利得制御部が利得制御動作を行っている期間のA/D変換回路入力ダイナミックレンジを広くし、オフセット補償部がオフセット補償動作を行っている期間のA/D変換回路の入力ダイナミックレンジを狭くしてもよい。つまり、上記のように、2つの場合で、A/D変換回路の基準電圧を異ならせることにより、利得制御部が利得制御動作を行っている期間のA/D変換回路の入力ダイナミックレンジと、オフセット補償部がオフセット補償動作を行っている期間のA/D変換回路の入力ダイナミックレンジとを異ならせてもよい。
また、上記構成のAGC回路においては、複数の可変利得増幅回路を備え、利得制御部は複数の可変利得増幅回路を利得制御し、オフセット補償部は複数の可変利得増幅回路をオフセット補償することが好ましい。
また、上記構成においては、利得制御部は複数の可変利得増幅回路を時分割で利得制御し、オフセット補償部は複数の可変利得増幅回路を時分割でオフセット補償することが好ましい。
以下、さらに説明する。本発明では、利得制御信号により制御される利得を有しオフセット補償信号により出力の直流オフセットが制御される可変利得増幅回路と、この可変利得増幅回路の出力信号をA/D変換するA/D変換回路と、このA/D変換回路の出力信号のピーク検出を行い、振幅レベルを検出するレベル検出回路と、このレベル検出回路の出力信号に応じた利得制御信号を出力する利得制御回路と、A/D変換回路の出力信号から直流成分を取り出す、例えばローパスフィルタを備えたオフセット検出回路と、オフセット検出回路の出力信号をD/A変換しオフセット補償信号を出力するD/A変換回路とを備える構成とし、ここで得られた利得制御信号とオフセット補償信号を可変利得増幅回路に供給することとした。
ここで、可変利得増幅回路の利得を決定する抵抗回路が複数の固定抵抗とこれらの抵抗を利得制御信号に応じて選択する複数のスイッチとからなる形態をとる場合には、利得制御信号は複数の固定抵抗に接続されたスイッチをON/OFF制御するためのロジック信号とすることで実現できる。
また、可変利得増幅回路の利得を決定する抵抗回路がMOSFETのドレイン―ソース間抵抗を含み、このドレイン―ソース間抵抗をMOSFETのゲート電圧により制御する形態をとる場合には、利得制御信号は利得制御回路の出力信号をD/A変換によりアナログ電圧信号とすることで実現できる。
また、可変利得増幅回路の利得を決定する抵抗がダイオードの順方向抵抗を含み、この順方向抵抗をダイオードの順方向電流により制御する形態をとる場合には、利得制御信号は利得制御回路の出力信号をD/A変換によりアナログ電流信号とすることで実現することもできる。
さらに、固定抵抗とMOSFETとダイオードとの何れか少なくとも2つを組み合わせて使用しても良い。
また、利得制御信号の保持回路とオフセット補償信号の保持回路とを用いて、利得制御動作期間とオフセット補償動作期間とを排他的に設定し、かつ利得制御動作期間とオフセット補償動作期間とでA/D変換回路の入力ダイナミックレンジを変更し、A/D変換回路の入力信号として比較的大振幅を扱う利得制御動作期間はA/D変換回路の入力ダイナミックレンジを広くし、直流バイアス電圧付近の小振幅を扱うオフセット補償動作期間はA/D変換回路の入力ダイナミックレンジを狭くすることとすることが好ましい。なお、ダイナミックレンジは、A/D変換回路の基準電圧、分解能、利得の何れかを変更することにより広狭に変化させることができる。
さらに、1つのA/D変換回路とレベル検出回路と利得制御回路とオフセット検出回路とD/A変換回路(以下、制御回路と称す)により、複数(少なくとも2つ以上)の可変利得増幅回路の利得制御動作とオフセット補償動作を時分割で行うことにより、AGC回路を2つ以上必要とする場合においても可変利得増幅回路と利得制御信号の保持回路とオフセット補償信号の保持回路を必要AGC回路数の分だけ追加することで実現可能であり、大きな回路面積を必要とするA/D変換回路、D/A変換回路の追加は不要となる。特に、音声システムにおいては、信号周波数が20kHz以下と比較的低周波数であることから、本AGC回路は非常に有効である。
この構成によれば、上記従来のAGC回路で必要であった整流回路用、オフセット検出回路用の積分回路のキャパシタを削除することができ、さらに回路規模、チップ面積の増加を伴わずにAGC回路の多チャンネル化を実現することが可能である。
本発明によれば、キャパシタを用いた積分回路を全く必要とせず、集積回路に内蔵することも容易なAGC回路を提供することができる。特に、音声システムにおいては、多チャンネルのAGC回路を、チップ面積の増加を伴わず、結果として低コストで提供することが容易に可能となる。
以下本発明を実施するための最良の形態について、図面を参照しながら説明する。
(実施の形態1)
図1は、本発明の実施の形態1に係るAGC回路の代表的な構成を示している。
図1は、本発明の実施の形態1に係るAGC回路の代表的な構成を示している。
図1において、記号GCA1は差動増幅回路Amp1と可変抵抗R1、R2、R3、R4とにより構成される可変利得増幅回路を示す。記号Tinは例えば、アナログ音声信号などのアナログ電圧が入力される信号入力端子を示す。記号Toutは例えば増幅または減衰されたアナログ電圧を出力する信号出力端子を示す。記号Tagcは利得制御信号が入力される利得制御端子を示す。記号Toffsetはオフセット補償信号が入力されるオフセット補償端子を示す。記号Tbiasは出力バイアス電圧を決めるための基準電圧が入力される基準電圧端子を示す。
記号AD1は可変利得増幅回路GCA1の出力信号をA/D変換するA/D変換回路を示す。上記の信号出力端子Toutからはアナログ電圧が出力されるが、A/D変換回路AD1からは上記信号出力端子Toutから出力されるアナログ電圧に対応したデジタル出力Doutを取り出すことができる。
記号Det1はA/D変換回路AD1の出力信号の上側ピーク値の検出と下側ピーク値の検出を行い、上側ピーク値と下側ピーク値の差分から振幅レベルを検出するデジタルのレベル(振幅)検出回路を示す。
記号Reg1はAGC回路の最大出力振幅を決定する基準振幅VagcとAGC回路の利得制御動作を行う時間間隔TdetとAGC回路の1回の利得制御動作における最大利得可変幅Gstepとを記憶するレジスタを示す。
記号Gctrl1は利得制御回路を示す。この利得制御回路Gctrl1は、レジスタReg1に記憶された時間間隔Tdet毎にレベル検出回路Det1の出力信号とレジスタReg1に記憶された基準振幅Vagcとを比較し、可変利得増幅回路GCA1の出力振幅が基準振幅Vagcを上回った場合には、レジスタReg1に記憶された利得の最大可変幅Gstepを上回らない範囲で可変利得増幅回路GCA1の利得を変化させる利得制御信号を可変利得増幅回路GCA1に出力する。このような利得制御回路Gctrl1の動作によって、可変利得増幅回路GCA1の出力振幅が基準振幅Vagcに一致するように可変利得増幅回路GCA1の利得が制御される。なお、利得制御回路Gctrl1は、制御対象の可変抵抗R1〜R4の構成に対応して出力部の構成が適切に設計される。
上記の利得制御回路Gctrl1とレベル検出回路Det1とレジスタReg1とで、可変利得増幅回路GCA1の出力振幅を一定レベル以下に抑える利得制御部GCが構成される。これによって、可変利得増幅回路GCA1の出力振幅が基準振幅に一致するように制御される。
記号Det2はA/D変換回路AD1の出力信号の直流オフセット電圧を検出する、例えばデジタルローパスフィルタからなるオフセット検出回路を示す。このオフセット検出回路Det2は、具体的には、例えば図14に示すように、A/D変換回路AD1の出力信号を入力としてその低域成分(オフセット成分を含む)を抽出するデジタルローパスフィルタDLPF1と、このデジタルローパスフィルタDLPF1の出力を増幅するデジタルアンプDAMP1とから構成されている。このデジタルアンプDAMP1の出力がオフセット検出信号となる。なお、デジタルアンプDAMP1はゲイン調整のために設けられている。オフセット検出回路Det2において、ゲイン調整が不要な場合にはデジタルアンプDAMP1は省くこともできる。
記号DA1はオフセット検出回路Det2の出力信号に応じたオフセット補償信号をアナログ信号で出力するためのオフセット補償回路としてのD/A変換回路を示す。このD/A変換回路DA1には、ゲイン調整用のデジタルアンプが内蔵されている場合もあり、その場合、オフセット検出回路Det2におけるデジタルアンプDAMP1は省くことができる。
上記のオフセット検出回路Det2とD/A変換回路DA1とでオフセット補償部OCを構成している。
具体的な動作を以下に示す。まず入力信号Vinを
と定義する。ここで、記号Vacは入力信号の交流成分を示し、記号Vbias1は入力信号の直流バイアス電圧を示し、記号ΔVは入力信号Vinに含まれる直流オフセットを示す。上記入力信号Vinの各成分の内直流オフセットΔVはAGC回路の前段回路で発生した誤差電圧であり、AGC回路の動作不具合や音声システムにおけるボツ音等の原因となるため、補償を行う必要がある。
また、差動増幅回路Amp1の非反転入力端子に可変抵抗R3を介して上記入力信号Vinを入力し合わせて可変抵抗R4を介して出力バイアス電圧を決定する基準電圧Vbias2を入力する。
さらに、差動増幅回路Amp1の反転入力端子に可変抵抗R1を介してD/A変換回路DA1より出力されたオフセット補償信号(Vbias1+ΔV)を入力し合わせて、可変抵抗R2を介して出力信号Voutの帰還を行う。
可変利得増幅回路GCA1に上記入力信号Vinを入力した場合、図1における可変抵抗R1、R2、R3、R4の値に次の関係
となり、可変利得増幅回路GCA1の出力においては、オフセット電圧ΔVは補償される。また、AGC回路出力での直流バイアス電圧をAGC回路入力における直流バイアス電圧とは異なる値に設定することができる。つまり、信号の直流バイアス電圧をシフトする、所謂バイアスシフト機能を有することになる。
さらに、可変抵抗R1、R2、R3、R4の値に次の関係
R1=R3、R2=R4
が成り立つとき、出力信号Voutの式は簡単になり、
R1=R3、R2=R4
が成り立つとき、出力信号Voutの式は簡単になり、
ここで、オフセット電圧ΔVが補償される理由について、さらに説明する。ここでは、直流成分のみに着目して説明する。図1の構成において、R1=R3、R2=R4が成り立つとすると、信号入力端子Tinの入力信号(電圧)Vinはオフセット補償端子Toffsetの電圧Voffset(=Vbias1+ΔV)と等しくなる。そのため、基準電圧端子Tbiasに基準電圧Vbias2が与えられた場合、信号出力端子Toutの出力信号(電圧)Voutは、基準電圧Vbias2に等しくなる(Vout=Vbias2)。基準電圧Vbias2は、任意に設定される電圧であり、
Vbias2=Vbias1
とした場合、出力信号Voutは、
Vout=Vbias1
となり、直流オフセットΔVがキャンセルされた状態となる。基準電圧Vbias2を入力信号の直流バイアス電圧Vbias1と異なる値に設定すれば、バイアス電圧がシフトされることとなる。
Vbias2=Vbias1
とした場合、出力信号Voutは、
Vout=Vbias1
となり、直流オフセットΔVがキャンセルされた状態となる。基準電圧Vbias2を入力信号の直流バイアス電圧Vbias1と異なる値に設定すれば、バイアス電圧がシフトされることとなる。
以下、簡単のため、可変抵抗R1〜R4がR1=R3、R2=R4の関係にある場合について説明を行う。まず、上記説明から、図1の可変利得増幅回路GCA1の利得Gは
と置ける。可変利得増幅回路GCA1の出力信号VoutをA/D変換回路AD1によりデジタル信号に変換しレベル検出回路Det1においてレジスタReg1に設定された振幅検出時間Tdetの期間内における信号Voutの最大ピーク値、最小ピーク値を検出することで振幅レベル(G|Vac|)を得る。このレベル検出回路Det1の振幅レベル検出信号とレジスタReg1に記憶された基準振幅Vagcとを利得制御回路Gctrl1にて比較し、この比較結果を以って可変抵抗R1、R2、R3、R4の値をそれぞれ制御する利得制御信号として出力する。この利得制御信号によって可変抵抗R1、R2、R3、R4の抵抗値を変化させ、それによって可変利得増幅回路GCA1の利得Gを制御する。利得制御動作において、急峻な利得の変動は包絡線の急峻な変動を招き、聴感上好ましくないため、レジスタに設定された利得の最大可変ステップGstepを越えないように可変利得増幅回路GCA1の利得が制御される。
上記振幅検出時間Tdetと利得制御信号の最大可変ステップGstepとにより、時間軸上における利得変動の最大傾斜が設定され、信号包絡線の急峻な変動が抑制され、聴感上において自然なAGC動作を行うことができる。レベル検出回路Det1とオフセット検出回路Det2とによって、レベル検出回路Det1を含む利得制御部GCの応答特性を向上させるための機能が実現される。
また、可変利得増幅回路GCA1の可変抵抗R1、R2、R3、R4は図2のように構成してもよい。即ち、固定抵抗とスイッチとなるMOSFETとの直列回路を複数個並列に接続する。そして、利得制御信号として夫々の可変抵抗を構成する固定抵抗に接続されたMOSFETにロジック信号を入力し、各々のMOSFETをONもしくはOFFとして、合成抵抗値を決定することで抵抗値R1、R2、R3、R4を決定する。この結果、可変利得増幅回路GCA1の利得が決定される。
また、可変利得増幅回路GCA1の可変抵抗R1、R2、R3、R4は、図3のように固定抵抗とMOSFETの並列回路を複数個直列に接続して合成抵抗を得る構成としてもよい。
また、可変利得増幅回路GCA1は図4のように構成してもよい。即ち、可変抵抗R1、R2、R3、R4を、MOSFETのドレイン抵抗により構成する。そして、利得制御信号として夫々の可変抵抗R1、R2、R3、R4を構成するMOSFETにゲート電圧を入力し、このゲート電圧を変化させてドレイン抵抗値を決定する。この結果、可変利得増幅回路GCA1の利得が決定される。
また、可変利得増幅回路GCA1として、図5のように構成してもよい。即ち、可変抵抗R1、R2、R3、R4を、ダイオードの順方向抵抗により構成する。そして、利得制御信号として夫々の可変抵抗を構成するダイオードR1、R2、R3、R4に順方向電流を入力し、この順方向電流を変化させて順方向抵抗値を決定する。この結果、可変利得増幅回路GCA1の利得が決定される。
なお、図6のように可変抵抗R1、R3としてダイオードの順方向抵抗を用い、可変抵抗R2、R4として固定抵抗とMOSFETの直列回路を複数個並列に接続して構成したものを用いてもよい。また、図7のように可変抵抗R1、R3としてMOSFETのドレイン抵抗を用い、可変抵抗R2、R4として固定抵抗とMOSトランジスタの直列回路を複数個並列に接続して構成したものを用いてもよい。このように、可変抵抗R1、R2、R3、R4として、夫々上記の手段を任意に選択できるのは言うまでもない。また、可変抵抗R1、R2、R3、R4の何れかを固定抵抗にすることも可能である。
さらに、A/D変換回路AD1の出力信号をオフセット検出回路Det2に加えて、オフセット検出回路Det2においてデジタルのローパスフィルタ処理を行うことにより直流バイアス電圧+直流オフセット(Vbias1+ΔV)を検出する。このオフセット検出信号をD/A変換回路Da1によりアナログ信号であるオフセット補償信号(Vbias1+ΔV)として出力し、上記差動増幅回路Amp1に上記可変抵抗R1を介して入力し、それによって直流オフセットΔVを補償する。さらに、詳しく説明すれば、直流オフセットΔVを補償する際に、直流バイアス電圧Vbias1も同時にキャンセルする。そして、直流バイアス電圧Vbias1をキャンセルする代わりに、電圧Vbias2によって、可変利得増幅回路GCA1の出力直流バイアス電圧を設定する。この動作がバイアスシフト動作である。
さらに、可変利得増幅回路GCA1に直流オフセットΔVgcaが生じる場合は、上記オフセット補償信号Vbias1+ΔVにΔVgcaを補償するための信号を重畳することで可変利得増幅回路GCA1の直流オフセットΔVgcaについても、併せて補償することが可能である。
ここで、オフセット検出回路Det2の他の構成例について、図15ないし図18を参照して説明する。
図15は、オフセット検出回路Det2の第2の構成例を示す。図15において、記号DHPF1はデジタルハイパスフィルタを示し、記号SUBT1は減算器を示し、記号DAMP2はデジタルアンプを示す。
このオフセット検出回路Det2では、デジタルハイパスフィルタDHPF1がA/D変換回路AD1の出力信号を入力としてその高域成分を抽出する。減算器SUBT1は、A/D変換回路AD1の出力信号とデジタルハイパスフィルタDHPF1の出力信号を入力とし、A/D変換回路AD1の出力信号からデジタルハイパスフィルタDHPF1の出力信号を減じる。
減算器SUBT1の出力信号としては、A/D変換回路AD1の出力信号の低域成分(オフセット成分を含む)が出力される。すなわち、デジタルハイパスフィルタDHPF1と減算器SUBT1とがデジタルローパスフィルタと等価な動作をすることになる。減算器SUBT1の出力信号は、デジタルアンプDAMP2で増幅され、オフセット検出信号となる。なお、デジタルアンプDAMP2はゲイン調整のために設けられている。オフセット検出回路Det2において、ゲイン調整が不要な場合にはデジタルアンプDAMP2は省くこともできる。また、後段のD/A変換回路DA1にゲイン調整の機能があれば、デジタルアンプDAMP2は省くこともできる。
ハイパスフィルタDHPF1は、ローパスフィルタに比べて回路規模が小さい。そのため、オフセット検出のために減算器SUBT1が必要となるものの、オフセット検出回路Det2全体としてみれば、ローパスフィルタを用いる場合に比べてハイパスフィルタDHPF1と減算器SUBT1を使用する方が、回路規模が小さくなり、集積化に有利である。
図16は、オフセット検出回路Det2の第3の構成例を示す。図16において、記号DLPF2はデジタルローパスフィルタを示し、記号DCP1はデジタル比較器を示し、記号UDC1はアップダウンカウンタを示し、記号REF1は所定の基準データを示す。
このオフセット検出回路Det2では、デジタルローパスフィルタDLPF2が、A/D変換回路AD1の出力信号を入力とし、その低域成分(オフセット成分を含む)を抽出する。
デジタル比較器DCP1は、デジタルローパスフィルタDLPF2の出力信号と所定の基準データREF1(デジタル値)との大小関係を比較検出し、その比較結果信号を出力する。アップダウンカウンタUDC1は、入力クロックをカウントするもので、デジタル比較器DCP1から出力される比較結果信号にもとづいてアップカウント動作とダウンカウント動作を切り替える動作をする。したがって、アップダウンカウンタUDC1のカウント値は、オフセット検出信号となり、A/D変換回路AD1の出力信号の直流成分に対応したものとなる。
このように、デジタルローパスフィルタDLPF2の出力信号と基準データREF1とを比較するデジタル比較器DCP1を設け、このデジタル比較器DCP1の比較結果信号によって、アップダウンカウンタUDC1のアップカウント動作とダウンカウント動作を切り替えるようにしたことにより、オフセット量をカウント値として検出することができる。また、オフセット量をカウント値として検出できることによって、以下のような作用効果が得られる。もし、アップダウンカウンタを使用しない場合、要求されるオフセット補償量に応じた利得を有するデジタル増幅器を挿入することになるが、アップダウンカウンタを用いれば、デジタル増幅器を使用することなく、適正な利得でオフセット量を検出でき、集積化に有利である。
図17は、オフセット検出回路Det2の第4の構成例を示す。図17において、記号DHPF2はデジタルハイパスフィルタを示し、記号SUBT2は減算器を示し、記号DCP2はデジタル比較器を示し、記号UDC2はアップダウンカウンタを示し、記号REF2は所定の基準データを示す。
このオフセット検出回路Det2では、デジタルハイパスフィルタDHPF2がA/D変換回路AD1の出力信号を入力としてその高域成分を抽出する。減算器SUBT2は、A/D変換回路AD1の出力信号とデジタルハイパスフィルタDHPF2の出力信号を入力とし、A/D変換回路AD1の出力信号からデジタルハイパスフィルタDHPF2の出力信号を減じる。減算器SUBT2の出力信号としては、A/D変換回路AD1の出力信号の低域成分(オフセット成分を含む)が出力される。すなわち、デジタルハイパスフィルタDHPF2と減算器SUBT2とがデジタルローパスフィルタと等価な動作をすることになる。
デジタル比較器DCP2は、減算器SUBT2の出力信号と所定の基準データREF2との大小関係を比較検出し、その比較結果信号を出力する。アップダウンカウンタUDC2は、入力クロックをカウントするもので、デジタル比較器DCP2から出力される比較結果信号にもとづいてアップカウント動作とダウンカウント動作を切り替える動作をする。したがって、アップダウンカウンタUDC2のカウント値は、オフセット検出信号となり、A/D変換回路AD1の出力信号の直流成分に対応したものとなる。
この図17のオフセット検出回路Det2を用いると、図15のオフセット検出回路Det2と図16のオフセット検出回路Det2の両方の作用効果が得られる。
図18はオフセット検出回路Det2の第5の例を示す。このオフセット検出回路Det2は、最大ピーク値検出回路PK1と最小ピーク値検出回路PK2と中央値演算部PU1とで構成される。具体的には、このオフセット検出回路Det2は、ローパスフィルタ処理を行う代わりに、レベル検出回路Det1で検出した出力信号Voutの最大ピーク値を最大ピーク値検出回路PK1で検出し、出力信号Voutの最小ピーク値を最小ピーク値検出回路PK2で検出し、出力信号Voutの最大ピーク値と最小ピーク値との中間値を中央値演算部PU1とで算出することでオフセット成分を含む直流バイアス電圧を求めるものである。
図1の構成によれば、利得を制御する回路部、およびオフセットを補償する回路部にデジタル回路を使用し、振幅検出時間Tdetと利得制御信号の最大可変ステップGstepとにより、時間軸上における利得変動の最大傾斜を設定する構成により、キャパシタを用いた積分回路を全く必要とせず、入力信号Vinの振幅Vacに応じて可変利得増幅回路GCA1の利得を制御し出力の直流オフセットも良好なAGC回路を提供することができる。したがって、AGC回路を集積回路に内蔵することも容易である。
また、図8に示すように、オフセット補償信号の出力用D/A変換回路DA2の出力部にモード制御回路Ctrl1により制御されるラッチ回路などの出力信号保持手段を設け、オフセット補償動作モード(通常動作モード)とオフセット補償信号保持モードとを切り替えることを可能にする構成を採用してもよい。そして、オフセット補償信号保持モードになると、このモードでは動作する必要のないオフセット検出回路Det2と、D/A変換回路DA2におけるオフセット補償信号の保持に必要な回路以外の部分とを休止状態あるいは低消費電流状態とする(低消費電流モード)。
このように構成することで、本発明の実施の形態におけるAGC回路のオフセット補償の能力を損なうことなく、消費電流を削減することが可能である。すなわち、電源投入を検出した時や、外部制御によりAGC回路が低消費電力状態から動作状態へ遷移したことを検出した時や、例えばAGC回路の前段に接続される増幅器の利得が変更された場合等、AGC回路の入力もしくは出力に接続された回路の状態が変化したことを検出した時にのみオフセット補償動作モードとする。そして、一連のオフセット補償動作を終えた後にオフセット補償信号保持モードとする。このオフセット補償信号保持モードにおいては、オフセット検出回路やD/A変換回路を休止モードあるいは低消費電流モードとする。このように構成することで、消費電流を削減することが可能となる。
さらに、図9に示すように、上記図8の構成に加えて、利得制御回路Gctrl2に利得制御信号保持手段を付与するとともに、利得制御回路Gctrl2とレベル検出回路Det1とを含む利得制御部GCと、オフセット検出回路Det2とD/A変換回路DA2とを含むオフセット補償部OCとを、モード制御回路Ctrl2により排他的に動作させるよう制御を行ってもよい。利得制御動作時においては、利得制御部GCは利得制御動作を行い、オフセット補償部OCはオフセット補償信号保持モードとなるよう制御される。また、オフセット補償動作時においては、利得制御部GCは利得制御信号保持モードとなり、オフセット補償部OCはオフセット補償動作を行うよう制御される。
さらに、A/D変換回路の入力ダイナミックレンジを決定するための基準電圧Vrefadを変化させることができるようにし、これをモード制御回路Ctrl2により選択制御することで、A/D変換回路に入力ダイナミックレンジに広域モードと狭域モードとを設定できるようにしてもよい。例えば図10に示すように、A/D変換回路の入力ダイナミックレンジがA/D変換回路の基準電圧と比例関係にある場合においては、利得制御動作時には、基準電圧Vrefadを高くすることで入力ダイナミックレンジDRを広域モード(=2・Vrefad)としてA/D変換回路の入力ダイナミックレンジDRがAGC回路の出力振幅をカバーできるようにする。一方、オフセット補償動作時には基準電圧を低くすること(例えば、Vrefad/6)で入力ダイナミックレンジDRを狭域モード(=Vrefad/3)として可変利得増幅回路の微小なオフセット電圧を検出することができるようにする。
また、例えば図11に示すような構成にしてもよい。すなわち、A/D変換回路の入力増幅器AmpADINを可変利得増幅器とし、利得制御動作時には、A/D変換回路の入力増幅器AmpADINの利得Gadinを低くすることで入力ダイナミックレンジDRを広域モード(=2・Vrefad)としてA/D変換回路の入力ダイナミックレンジDRがAGC回路の出力振幅をカバーできるようにする。一方、オフセット補償動作時には、A/D変換回路の入力増幅器AmpADINの利得Gadinを低くすることで入力ダイナミックレンジDRを狭域モード(=Vrefad/3)として可変利得増幅回路の微小なオフセット電圧を検出することができるようにする。
このように構成することにより、利得制御動作におけるAGC回路の出力振幅を大きくとることと、オフセット補償動作におけるオフセット補償精度を高くすることとを、A/D変換回路のビット数を変えることなく両立させることができる。
すなわち、利得制御動作時にはA/D変換回路AD1を広域モードとして入力ダイナミックレンジを大きくすることでAGC回路に広い出力ダイナミックレンジを確保することができる。また、オフセット補償動作時にはA/D変換回路AD1を狭域モードとして入力ダイナミックレンジを小さくし1LSB当りの電圧値を小さくし高い検出精度を確保することができる。
例えば、AGC回路出力で1Vrmsすなわち2.8Vppの信号を扱う場合を考える。A/D変換回路のビット数を10ビットとし、A/D変換回路の基準電圧VrefadとA/D変換回路の入力ダイナミックレンジDRとA/D変換回路のA/D変換可能な入力電圧VinadとAGC回路の出力バイアス電圧Vbias2との間に次式で表す関係式が成り立つとする。
この時、広域モードにおいては、A/D変換回路の入力ダイナミックレンジDR1は3.0Vとなり、1LSB当たり約3mVとなる。また、狭域モードにおいては、A/D変換回路の入力ダイナミックレンジDR2は0.5Vとなり、1LSB当たり0.5mVとなる。通常増幅回路の直流オフセット電圧は数mVから数十mV程度であることを考慮すると、上記のようにA/D変換回路に狭域モードを用意することで非常に高いオフセット補償動作が可能となる。
なお、D/A変換回路に保持手段がなく、利得制御回路に保持手段をもたせた構成を考えることができるのはいうまでもない。
(実施の形態2)
図12は、本発明の実施の形態2に係るAGC回路の構成を示している。
図12は、本発明の実施の形態2に係るAGC回路の構成を示している。
図12において、図9のAGC回路と同じ構成要素には同一の符号を付すことにより説明を省略し、図1に示すAGC回路に比べて新たに追加されている要素のみを説明する。
図12において、このAGC回路は、n個(n≧2)の可変利得増幅回路GCA1、GCA2、・・・、GCAnと、n個の利得制御信号保持回路GLatch1、GLatch2、・・・、GLatchnと、n個のオフセット補償信号保持回路OLatch1、OLatch2、・・・、OLatchnと、可変利得増幅回路GCA1、GCA2、・・・、GCAnの出力信号Vout1、Vout2、・・・、Voutnが入力され、この内1つを選択してA/D変換器AD1に出力するセレクタ回路MUX1と、信号選択と利得制御動作とオフセット補償動作とを制御するモード制御回路Ctrl3とが配置されている。
nチャネルの可変利得増幅回路GCA1、GCA2、・・・、GCAnには、信号Vin1、Vin2、・・・、Vinnが入力される。また、可変利得増幅回路GCA1、GCA2、・・・、GCAnは、共通に基準電圧Vref0が加えられ、それによって出力直流バイアスが設定される。
また、利得制御信号保持回路GLatchk(k=1、2、・・・、n)とオフセット補償信号保持回路OLatchkとは、モード制御回路Ctrl3により信号導通状態または信号保持状態に制御される。
また、上記可変利得増幅回路GCAk(k=1,2、・・・、n)に上記利得制御回路Gctrl1から出力される利得制御信号を上記利得制御信号保持回路GLatchkを介して接続し、D/A変換回路DA1から出力されるオフセット補償信号を上記オフセット補償信号保持回路OLatchkを介して接続する。
さらに、上記利得制御信号保持回路GLatchkと上記オフセット補償信号保持回路OLatchkに対して信号保持制御信号をモード制御回路Ctrl3から出力するようにしている。
また、モード制御回路Ctrl3は、セレクタ回路MUX1に対して信号選択制御信号を出力する構成となっている。
具体的な動作を以下に示す。このAGC回路では、n個の上記可変利得増幅回路GCAk(k=1,2、・・・、n)にそれぞれ信号Vink(k=1、2、・・・、n)を入力し、各可変利得増幅回路GCAkの利得Gkを以って増幅した出力信号Voutk(k=1、2、・・・、n)を出力する。これら出力信号Voutkは上記セレクタ回路MUX1に入力され、制御回路Ctrl3から出力される信号選択制御信号により選択されA/D変換回路AD1に入力される。
A/D変換回路AD1に入力された信号は利得制御動作時にはレベル検出回路Det1と利得制御回路Gctrl1とにより利得制御信号に変換され、制御回路Ctrl3により信号導通状態に設定された利得制御信号保持回路GLatchkを介して可変利得増幅回路GCAkの利得を変更する。このとき利得制御信号保持回路GLatchk以外の利得制御信号保持回路GLatchi(i=1、2、・・・、n、i≠k)と全オフセット補償信号保持回路OLatch1、OLatch2、・・・、OLatchnとはモード制御回路Ctrl3により信号保持状態に制御されている。上記利得制御動作をk=1からnに対して順に行い全可変利得増幅回路GCA1、GCA2、・・・、GCAnの利得制御動作を1サイクル実施し、この1サイクルの動作を繰り返して利得制御動作を継続する。
また、オフセット補償動作時には、セレクタ回路MUX1により選択されA/D変換回路AD1によりA/D変換された可変利得増幅回路GCAkの出力信号Voutkは、レベル検出回路Det1とD/A変換回路DA1とによりオフセット補償信号に変換される。そして、モード制御回路Ctrl3により信号導通状態に設定されたオフセット補償信号保持回路OLatchkを介して可変利得増幅回路GCAkのオフセット補償を行う。このとき全利得制御信号保持回路GLatch1、GLatch2、・・・、GLatchnと利得制御信号保持回路OLatchk以外の利得制御信号保持回路OLatchi(i=1、2、・・・、n、i≠k)とはモード制御回路Ctrl3により信号保持状態に制御されている。
上記オフセット補償動作をk=1からnに対して順に行い全可変利得増幅回路GCA1、GCA2、・・・、GCAnのオフセット補償動作を1サイクル実施しオフセット補償動作を完了させる。上記オフセット補償動作は2サイクル以上実施しても良い。また、オフセット補償動作時には可変利得増幅器GCAkを無信号状態としておくと精度の高いオフセット補償動作を実施することが可能である。上記オフセット補償動作と利得制御動作の時系列の流れの一例を図13に示す。
図12の構成によれば、複数のAGC回路を必要とするシステムにおいても、可変利得増幅器の数のみ増加し、大きな回路規模とチップ面積を要するA/D変換回路とD/A変換回路の増加は不要であり、集積回路への搭載が容易な優れたAGC回路を提供できる。特に音声システムにおいては信号周波数が20kHz以下と比較的低周波数であり、近年のA/D変換回路とD/A変換回路の高速化を考慮すると、最小限の回路規模とチップ面積で多チャンネルのAGC回路を提供できる。
上記のとおり、本発明のAGC回路はキャパシタを必要とする積分回路を全く使用せず、直流オフセットの非常に少なく多チャンネルでの集積化に適し、特に音声システムへの適用性に優れたAGC回路である。
GCA1〜GCAn 可変利得増幅回路
Amp1 差動増幅回路
AD1 A/D変換回路
DA1 D/A変換回路
Det1 レベル検出回路
Det2 オフセット検出回路
Gctrl1 利得制御回路
Reg1 レジスタ
Ctrl1〜Ctrl3 モード制御回路
MUX1 セレクタ回路
GLatch1〜GLatchn 利得制御信号保持回路
OLatch1〜OLatchn オフセット補償信号保持回路
Amp1 差動増幅回路
AD1 A/D変換回路
DA1 D/A変換回路
Det1 レベル検出回路
Det2 オフセット検出回路
Gctrl1 利得制御回路
Reg1 レジスタ
Ctrl1〜Ctrl3 モード制御回路
MUX1 セレクタ回路
GLatch1〜GLatchn 利得制御信号保持回路
OLatch1〜OLatchn オフセット補償信号保持回路
Claims (24)
- 入力された信号を増幅する可変利得増幅回路と、
前記可変利得増幅回路の出力信号をA/D変換するA/D変換回路と、
前記A/D変換回路の出力信号から前記可変利得増幅回路の出力振幅を検出し、前記可変利得増幅回路の出力振幅と前記予め設定された基準振幅とを比較することにより利得制御信号を生成して前記可変利得増幅回路へ出力する利得制御部と、
前記A/D変換回路の出力信号から前記可変利得増幅回路の出力直流オフセット量を検出し、前記可変利得増幅回路の出力直流オフセットを補償するオフセット補償信号を生成して前記可変利得増幅回路へ出力するオフセット補償部と、
を備えたAGC回路。 - 前記可変利得増幅回路は、信号入力端子と、信号出力端子と、前記利得制御信号が入力される利得制御端子と、前記オフセット補償信号が入力されるオフセット補償端子と、基準電圧が入力される基準電圧端子と、出力端子が前記信号出力端子となる差動増幅回路と、前記オフセット補償端子と前記差動増幅回路の反転入力端子との間に接続された第1の可変抵抗と、前記差動増幅回路の反転入力端子と出力端子との間に接続された第2の可変抵抗と、前記信号入力端子と前記差動増幅回路の非反転入力端子との間に接続された第3の可変抵抗と、前記差動増幅回路の非反転入力端子と前記基準電圧端子との間に接続された第4の可変抵抗とからなり、前記第1から第4までの可変抵抗は前記利得制御端子から入力される前記利得制御信号に応じて抵抗値を変化させる請求項1記載のAGC回路。
- 前記基準振幅はレジスタにより設定される請求項1記載のAGC回路。
- 前記利得制御部は、前記A/D変換回路の出力信号から前記可変利得増幅回路の出力振幅を検出するレベル検出回路と、前記レベル検出回路により検出された前記可変利得増幅回路の出力振幅と前記予め設定された基準振幅とを比較することにより利得制御信号を生成して前記可変利得増幅回路へ出力する利得制御回路とからなる請求項1記載のAGC回路。
- 前記オフセット補償部は、前記A/D変換回路の出力信号から前記可変利得増幅回路の出力直流オフセット量を検出するオフセット検出回路と、前記オフセット検出回路により検出された前記可変利得増幅回路の出力直流オフセットを補償するオフセット補償信号を生成して前記可変利得増幅回路へ出力するオフセット補償回路とからなる請求項1記載のAGC回路。
- 前記オフセット補償回路はD/A変換回路からなる請求項5記載のAGC回路。
- 前記オフセット検出回路が前記A/D変換回路の出力信号の低域成分を抽出するローパスフィルタからなる請求項5記載のAGC回路。
- 前記オフセット検出回路が前記A/D変換回路の出力信号の高域成分を抽出するハイパスフィルタと、前記A/D変換回路の出力信号から前記ハイパスフィルタの出力信号を減じる減算器とからなる請求項5記載のAGC回路。
- 前記オフセット検出回路が前記A/D変換回路の出力信号の低域成分を抽出するローパスフィルタと、前記ローパスフィルタの出力信号と所定の基準データとを比較する比較器と、前記比較器の比較結果信号をアップダウン切替信号として入力クロックをアップカウントまたはダウンカウントするアップダウンカウンタとからなる請求項5記載のAGC回路。
- 前記オフセット検出回路が前記A/D変換回路の出力信号の高域成分を抽出するハイパスフィルタと、前記A/D変換回路の出力信号から前記ハイパスフィルタの出力信号を減じる減算器と、前記減算器の出力信号と所定の基準データとを比較する比較器と、前記比較器の比較結果信号をアップダウン切替信号として入力クロックをアップカウントまたはダウンカウントするアップダウンカウンタとからなる請求項5記載のAGC回路。
- 前記オフセット検出回路が、前記A/D変換回路の出力信号の上側ピーク値を検出する上側ピーク値検出器と、前記A/D変換回路の出力信号の下側ピーク値を検出する下側ピーク値検出回路と、前記上側ピーク値と前記下側ピーク値との中央値を算出する中央値演算部とからなる請求項5記載のAGC回路。
- 前記可変利得増幅回路は、利得を決定する抵抗回路を含み、前記抵抗回路は、それぞれ異なる抵抗値を有し前記利得制御信号に応じて選択される複数の抵抗からなる請求項1記載のAGC回路。
- 前記可変利得増幅回路は、利得を決定する抵抗回路を含み、前記抵抗回路は、ゲートに入力される前記利得制御信号に応じてドレイン抵抗が変化するMOSFETからなる請求項1記載のAGC回路。
- 前記可変利得増幅回路は、利得を決定する抵抗回路を含み、前記抵抗回路は、電流の形で流れる前記利得制御信号に応じて順方向抵抗が変化するダイオードからなる請求項1記載のAGC回路。
- 前記可変利得増幅回路は、利得を決定する抵抗回路を含み、前記抵抗回路は、それぞれ異なる抵抗値を有し前記利得制御信号に応じて選択される複数の抵抗と、ゲートに入力される前記利得制御信号に応じてドレイン抵抗が変化するMOSFETと、電流の形で流れる前記利得制御信号に応じて順方向抵抗が変化するダイオードとの何れか少なくとも2つの組み合わせからなる請求項1記載のAGC回路。
- 前記可変利得増幅回路は、入力直流バイアスと出力直流バイアス電圧とが異なる、バイアスシフト機能を備えている請求項1記載のAGC回路。
- 前記利得制御部と前記オフセット補償部とのいずれか一方または両方が、出力値を保持する出力値保持手段を有する請求項1記載のAGC回路。
- 前記利得制御部と前記オフセット補償部とのいずれか一方または両方が、出力値を保持する出力値保持手段を備え、前記出力保持手段により出力値を保持している状態において前記出力保持手段で使用しない回路部の動作を休止させる低消費電流モードで前記利得制御部と前記オフセット補償部とのいずれか一方または両方を動作させるモード制御回路を備えた請求項1記載のAGC回路。
- 前記利得制御部と前記オフセット補償部との両方が、出力値を保持する出力値保持手段を備え、前記利得制御部が前記出力保持手段により出力値を保持している期間は前記オフセット補償部がオフセット補償動作を行うとともに、前記オフセット補償部が前記出力保持手段により出力値を保持している期間は前記利得制御部が利得制御動作を行うというように、前記利得制御部と前記オフセット補償部とが排他的動作を行わせるモード制御回路を備えた請求項1記載のAGC回路。
- 前記利得制御部が利得制御動作を行っている期間の前記A/D変換回路の1LSBに相当する電圧値と、前記オフセット補償部がオフセット補償動作を行っている期間の前記A/D変換回路の1LSBに相当する電圧値が異なることで、前記利得制御部が利得制御動作を行っている期間の前記A/D変換回路の入力ダイナミックレンジと、前記オフセット補償部がオフセット補償動作を行っている期間の前記A/D変換回路の入力ダイナミックレンジとが異なることを特徴とする請求項19記載のAGC回路。
- 前記利得制御部が利得制御動作を行っている期間の前記A/D変換回路の入力段増幅器の利得と、前記オフセット補償部がオフセット補償動作を行っている期間の前記A/D変換回路の入力段増幅器の利得が異なることで、前記利得制御部が利得制御動作を行っている期間の前記A/D変換回路の入力ダイナミックレンジと、前記オフセット補償部がオフセット補償動作を行っている期間の前記A/D変換回路の入力ダイナミックレンジとが異なることを特徴とする請求項19記載のAGC回路。
- 前記A/D変換回路の入力ダイナミックレンジを決定する基準電圧について、前記利得制御部が利得制御動作を行っている期間の前記基準電圧と、前記オフセット補償部がオフセット補償動作を行っている期間の前記基準電圧が異なることで、前記利得制御部が利得制御動作を行っている期間の前記A/D変換回路の入力ダイナミックレンジと、前記オフセット補償部がオフセット補償動作を行っている期間の前記A/D変換回路の入力ダイナミックレンジとが異なることを特徴とする請求項19記載のAGC回路。
- 複数の前記可変利得増幅回路を備え、前記利得制御部は複数の前記可変利得増幅回路を利得制御し、前記オフセット補償部は複数の前記可変利得増幅回路をオフセット補償する請求項1記載のAGC回路。
- 前記利得制御部は複数の前記可変利得増幅回路を時分割で利得制御し、前記オフセット補償部は複数の前記可変利得増幅回路を時分割でオフセット補償する請求項23記載のAGC回路。
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