JP4139800B2 - Agc回路 - Google Patents
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Description
図1は、本発明の第1の実施形態に係るAGC回路の構成を示している。図1において、Aは入力信号VAが供給される信号入力端子である。1は利得制御電圧V8により制御される利得に応じて入力信号VAの電圧を増幅又は減衰して出力信号VBを出力する可変利得増幅回路である。Bは可変利得増幅回路1の出力端子である。2は可変利得増幅回路1の出力電圧を整流する整流回路である。これより以降、整流回路2は全波整流回路として説明するが、半波整流回路でもかまわない。3は整流回路2で整流された整流信号(出力信号)V1を閾値電圧V2と比較し、整流回路2の出力信号V1が閾値電圧V2よりも高い場合にはハイレベルの電圧V3を出力し、低い場合にはローレベルの電圧V3を出力する電圧比較器である。4は電圧比較器3に閾値電圧V2を入力する閾値電圧入力端子である。5はアップ・ダウンカウンタである。6は電圧比較器3の出力電圧V3を制御信号V4として入力し、アップ・ダウンカウンタ5の計数動作を制御するためのアップ・ダウン動作制御入力端子である。7はアップカウント動作用クロックV5を入力する入力端子である。8はダウンカウント動作用クロックV6を入力する入力端子である。アップ・ダウンカウンタ5は、制御信号(電圧)V4がハイレベルの期間では、アップカウント動作用クロックV5で設定されたアップカウント周波数に従ってアップカウント動作を行う。また、制御信号(電圧)V4がローレベルの期間では、ダウンカウント動作用クロックV6で設定されたダウンカウント周波数に従ってダウンカウント動作を行うように構成されている。9はアップ・ダウンカウンタ5のカウント値に応じた直流電圧V7を出力するD/A変換回路である。10は任意に設定した利得を有し、D/A変換回路9の出力直流電圧V7を入力信号とし、利得制御電圧V8を出力する第1の直流増幅回路である。11は任意に設定した利得を有し、D/A変換回路9の直流出力電圧V7を入力信号とし、電圧比較器3の閾値電圧V2を供給する第2の直流増幅回路である。
図6は、本発明の第2の実施形態に係るAGC回路の構成を示している。図6において、図1のAGC回路と同じ構成要素には同一の符号を付すことにより説明を省略し、図1に示すAGC回路に比べて新たに追加されている要素のみを説明する。なお、前述の電圧比較器3、アップ・ダウンカウンタ5及びD/A変換回路9をそれぞれ「第1の電圧比較器」、「第1のアップ・ダウンカウンタ」及び「第1のD/A変換回路」と呼ぶ。図6において、14は第2のアップ・ダウンカウンタである。15は制御信号V10を入力することにより、第2のアップ・ダウンカウンタ14の計数方向を制御するためのアップ・ダウン動作制御入力端子である。16は第2のアップ・ダウンカウンタ14にアップカウント動作用クロックV11を入力するアップカウント動作用クロック入力端子である。17は第2のアップ・ダウンカウンタ14にダウンカウント動作用クロックV12を入力するダウンカウント動作用クロック入力端子である。18は第2のアップ・ダウンカウンタ14のカウント値に応じた直流電圧V13を出力する第2のD/A変換回路である。19は第1のD/A変換回路9の出力電圧V7と第2のD/A変換回路18の出力電圧V13とを比較する第2の電圧比較器である。この第2の電圧比較器19は、両電圧V7,V13の比較結果に応じてハイレベル又はローレベルの電圧V14を出力し、第2のアップ・ダウンカウンタ14のアップ・ダウン動作を制御する。20は電圧V14のレベルに応じて第1のD/A変換回路9の出力電圧V7と第2のD/A変換回路18の出力電圧V13とのうちのいずれか高い方の出力電圧を第1の直流増幅回路10に伝えるための切換回路である。したがって、第1の直流増幅回路10は両電圧V7,V13のうち高い方を増幅して利得制御電圧V8として出力する。
図8は、本発明の第3の実施形態に係るAGC回路の構成を示している。図8では、図6中の切換回路20に代えて、クロック切換回路21が設けられている。図8において、図6のAGC回路と同じ構成要素には同一の符号を付すことにより説明を省略し、図6に示すAGC回路に比べて新たに追加されている要素のみを説明する。図8のクロック切換回路21は、第2の電圧比較器19の出力電圧V14を入力とし、この出力電圧V14のレベルに応じて第1のアップ・ダウンカウンタ14のカウント動作用クロックV5又はV6の周波数を切り換えるための回路である。22はクロック切換回路21のクロック切換制御入力端子である。
図10は、本発明の第4の実施形態に係るAGC回路の構成を示している。図10において、図8のAGC回路と同じ構成要素には同一の符号を付すことにより説明を省略し、図8に示すAGC回路に比べて新たに追加されている要素のみを説明する。23は第1のD/A変換回路9の出力電圧V7と第2のD/A変換回路18の出力電圧V13とを比較する第3の電圧比較器である。この第3の電圧比較器23は、両電圧V7,V13の比較結果に応じてハイレベル又はローレベルの電圧V15を出力し、クロック切換回路21の動作を制御する。また第3の電圧比較器23は意図的にΔV1のオフセットを持たせており、V7=V13+ΔV1となる電圧が閾値となり、出力電圧V15の極性が反転する。具体的には、V7>V13+ΔV1の場合にはハイレベルの電圧V15を出力し、V7<V13+ΔV1の場合にはローレベルの電圧V15を出力する。
図12は、本発明の第5の実施形態に係るAGC回路の構成を示している。図12において、図10のAGC回路と同じ構成要素には同一の符号を付すことにより説明を省略し、図10に示すAGC回路に比べて新たに追加されている要素のみを説明する。24は第1のD/A変換回路9の出力電圧V7と第2のD/A変換回路18の出力電圧V13とを比較する第4の電圧比較器である。この第4の電圧比較器24は、両電圧V7,V13の比較結果に応じてハイレベル又はローレベルの電圧V16を出力する。クロック切換回路21は、(第1の)クロック切換制御入力端子22に加えて、第2のクロック切換制御入力端子25を有する。第1のクロック切換制御入力端子22には第3の電圧比較器23の出力電圧V15が、第2のクロック切換制御入力端子25には第4の電圧比較器24の出力電圧V16がそれぞれ入力され、クロック切換回路21の動作を制御する。また、第4の電圧比較器24には意図的に−ΔV2のオフセットを持たせており、V7=V13−ΔV2となる電圧が閾値となり、出力電圧V16の極性が反転する。具体的には、V7>V13−ΔV2の場合にはハイレベルの電圧V16を出力し、V7<V13−ΔV2の場合にはローレベルの電圧V16を出力する。
2 整流回路
3 (第1の)電圧比較器
4 閾値電圧入力端子
5 (第1の)アップ・ダウンカウンタ
6 アップ・ダウン動作制御入力端子
7 アップカウント動作用クロック入力端子
8 ダウンカウント動作用クロック入力端子
9 (第1の)D/A変換回路
10 第1の直流増幅回路
11 第2の直流増幅回路
12 第2の可変利得増幅回路
13 利得制御入力端子
14 第2のアップ・ダウンカウンタ
15 アップ・ダウン動作制御入力端子
16 アップカウント動作用クロック入力端子
17 ダウンカウント動作用クロック入力端子
18 第2のD/A変換回路
19 第2の電圧比較器
20 切換回路
21 クロック切換回路
22 (第1の)クロック切換制御入力端子
23 第3の電圧比較器
24 第4の電圧比較器
25 第2のクロック切換制御入力端子
A 信号入力端子
B 信号出力端子
Claims (5)
- 利得制御信号により制御される利得を有する可変利得増幅回路と、
前記可変利得増幅回路の出力信号を整流する整流回路と、
前記整流回路により整流された整流信号を閾値電圧と比較する第1の電圧比較器と、
前記第1の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第1のアップ・ダウンカウンタと、
前記第1のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第1のD/A変換回路と、
与えられた電圧レベルに応じてアップカウント動作とダウンカウント動作とを切り換える第2のアップ・ダウンカウンタと、
前記第2のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第2のD/A変換回路と、
前記第1のD/A変換回路の出力電圧と前記第2のD/A変換回路の出力電圧とを比較する第2の電圧比較器と、
前記第2の電圧比較器の出力電圧のレベルに基づき前記第1のD/A変換回路の出力電圧と前記第2のD/A変換回路の出力電圧とのうちのいずれか高い方の出力電圧を出力する切換回路とを備え、
前記第2のアップ・ダウンカウンタは、前記第2の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換えるように構成され、
前記可変利得増幅回路に供給される利得制御信号は前記切換回路から出力される電圧に対応しており、かつ前記第1の電圧比較器の閾値電圧は前記第1又は第2のD/A変換回路から出力される電圧に対応した電圧であることを特徴とするAGC回路。 - 利得制御信号により制御される利得を有する可変利得増幅回路と、
前記可変利得増幅回路の出力信号を整流する整流回路と、
前記整流回路により整流された整流信号を閾値電圧と比較する第1の電圧比較器と、
前記第1の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第1のアップ・ダウンカウンタと、
前記第1のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第1のD/A変換回路と、
与えられた電圧レベルに応じてアップカウント動作とダウンカウント動作とを切り換える第2のアップ・ダウンカウンタと、
前記第2のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第2のD/A変換回路と、
前記第1のD/A変換回路の出力電圧と前記第2のD/A変換回路の出力電圧とを比較する第2の電圧比較器と、
前記第2の電圧比較器の出力電圧のレベルに基づき前記第1のアップ・ダウンカウンタのカウント動作用クロック周波数を切り換えるクロック切換回路とを備え、
前記第2のアップ・ダウンカウンタは、前記第2の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換えるように構成され、
前記可変利得増幅回路に供給される利得制御信号は前記第1のD/A変換回路から出力される電圧に対応しており、かつ前記第1の電圧比較器の閾値電圧は前記第1又は第2のD/A変換回路から出力される電圧に対応した電圧であることを特徴とするAGC回路。 - 利得制御信号により制御される利得を有する可変利得増幅回路と、
前記可変利得増幅回路の出力信号を整流する整流回路と、
前記整流回路により整流された整流信号を閾値電圧と比較する第1の電圧比較器と、
前記第1の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第1のアップ・ダウンカウンタと、
前記第1のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第1のD/A変換回路と、
与えられた電圧レベルに応じてアップカウント動作とダウンカウント動作とを切り換える第2のアップ・ダウンカウンタと、
前記第2のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第2のD/A変換回路と、
各々前記第1のD/A変換回路の出力電圧と前記第2のD/A変換回路の出力電圧とを比較する第2及び第3の電圧比較器と、
前記第3の電圧比較器の出力電圧のレベルに基づき前記第1のアップ・ダウンカウンタのカウント動作用クロック周波数を切り換えるクロック切換回路とを備え、
前記第2のアップ・ダウンカウンタは、前記第2の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換えるように構成され、
前記可変利得増幅回路に供給される利得制御信号は前記第1のD/A変換回路から出力される電圧に対応しており、かつ前記第1の電圧比較器の閾値電圧は前記第1又は第2のD/A変換回路から出力される電圧に対応した電圧であることを特徴とするAGC回路。 - 利得制御信号により制御される利得を有する可変利得増幅回路と、
前記可変利得増幅回路の出力信号を整流する整流回路と、
前記整流回路により整流された整流信号を閾値電圧と比較する第1の電圧比較器と、
前記第1の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第1のアップ・ダウンカウンタと、
前記第1のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第1のD/A変換回路と、
与えられた電圧レベルに応じてアップカウント動作とダウンカウント動作とを切り換える第2のアップ・ダウンカウンタと、
前記第2のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第2のD/A変換回路と、
各々前記第1のD/A変換回路の出力電圧と前記第2のD/A変換回路の出力電圧とを比較する第2、第3及び第4の電圧比較器と、
前記第3及び第4の電圧比較器の各々の出力電圧のレベルに基づき前記第1のアップ・ダウンカウンタのカウント動作用クロック周波数を切り換えるクロック切換回路とを備え、
前記第2のアップ・ダウンカウンタは、前記第2の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換えるように構成され、
前記可変利得増幅回路に供給される利得制御信号は前記第1のD/A変換回路から出力される電圧に対応しており、かつ前記第1の電圧比較器の閾値電圧は前記第1又は第2のD/A変換回路から出力される電圧に対応した電圧であることを特徴とするAGC回路。 - 請求項1〜4のいずれか1項に記載のAGC回路において、
前記第1の電圧比較器の閾値電圧の変化幅を任意に設定できるように、前記第1又は第2のD/A変換回路と前記第1の電圧比較器との間に更に可変利得増幅回路を備えたことを特徴とするAGC回路。
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