JP3939276B2 - Ａｇｃ回路 - Google Patents

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Description

本発明は、通信システムまたは音声システムにおいて、出力信号の振幅が一定となるように入力信号の振幅に応じて可変利得増幅回路の利得を制御して入力信号の変動を抑制するＡＧＣ回路に関するものである。
ＡＧＣ回路は、種々の原因により変動する入力信号の振幅を、利得を制御する増幅器により一定の振幅に制御し出力するものであり、例えば、特許文献１に、キャパシタを用いた積分回路を利用する構成のＡＧＣ回路が開示されている。
特開平８−１１６２２６号公報
ここで、本出願人が特願２００３−０６４９８０で提案するＡＧＣ回路として、キャパシタを用いた積分回路を利用しないＡＧＣ回路があり、図２２にその例を示す。以下、図２２を用いて、キャパシタを用いた積分回路を利用しないＡＧＣ回路について説明する。
図２２において、Ａ１は入力信号ＶＡが供給される信号入力端子である。１０１は利得制御電圧Ｖ１１３により制御される利得に応じて入力信号ＶＡの電圧を増幅または減衰して出力信号ＶＢを出力する可変利得増幅回路である。Ｂ１は可変利得増幅回路１０１の出力端子である。１０２は可変利得増幅回路１０１の出力電圧を整流する整流回路である。１０３は整流回路１０２で整流された整流信号（出力信号）Ｖ１０１を予め設定した任意の閾値電圧Ｖ１０２と比較し、出力信号Ｖ１０１が閾値電圧Ｖ１０２よりも高い場合にはハイレベルの電圧Ｖ１０３を出力し、低い場合にはローレベルの電圧Ｖ１０３を出力する第１の電圧比較器である。１０４は第１の電圧比較器１０３に閾値電圧Ｖ１０２を入力する閾値電圧入力端子である。１０５は第１のアップ・ダウンカウンタである。１０６は第１の電圧比較器１０３の出力電圧Ｖ１０３を制御信号Ｖ１０４として入力することにより、第１のアップ・ダウンカウンタ１０５のアップ・ダウン動作を制御する（計数方向を制御する）ためのアップ・ダウン動作制御入力端子である。１０７はアップカウント動作用クロックＶ１０５を第１のアップ・ダウンカウンタ１０５に入力する入力端子である。１０８はダウンカウント動作用クロックＶ１０６を第１のアップ・ダウンカウンタ１０５に入力する入力端子である。１０９は第１のアップ・ダウンカウンタ１０５のカウント値Ｃに応じた直流電圧Ｖ１０７を出力する第１のＤ／Ａ変換回路である。１１０は第２のアップ・ダウンカウンタである。１１１は制御信号Ｖ１０８を入力することにより、第２のアップ・ダウンカウンタ１１０の計数方向を制御するためのアップ・ダウン動作制御入力端子である。１１２は第２のアップ・ダウンカウンタ１１０にアップカウント動作用クロックＶ１０９を入力するアップカウント動作用クロック入力端子である。１１３は第２のアップ・ダウンカウンタ１１０にダウンカウント動作用クロックＶ１１０を入力するダウンカウント動作用クロック入力端子である。１１４は第２のアップ・ダウンカウンタ１１０のカウント値Ｄに応じた直流電圧Ｖ１１１を出力する第２のＤ／Ａ変換回路である。１１５は第１のＤ／Ａ変換回路１０９の出力電圧Ｖ１０７と第２のＤ／Ａ変換回路１１４の出力電圧Ｖ１１１とを比較する第２の電圧比較器である。この第２の電圧比較器１１５は、電圧Ｖ１０７，Ｖ１１１の比較結果に応じてハイレベルまたはローレベルの電圧Ｖ１１２を出力し、第２のアップ・ダウンカウンタ１１０のアップ・ダウン動作を制御する。１１６は電圧Ｖ１１２を入力とし、電圧Ｖ１１２のレベルに応じて第１のＤ／Ａ変換回路１０９の出力電圧Ｖ１０７と第２のＤ／Ａ変換回路１１４の出力電圧Ｖ１１１のうちのいずれか高い方の出力電圧を直流増幅回路１１７に伝えるための切換回路である。直流増幅回路１１７は、電圧Ｖ１０７，Ｖ１１１のうち高い方を増幅して利得制御電圧Ｖ１１３として出力する。この利得制御電圧Ｖ１１３が可変利得増幅回路１０１に与えられる。
上記のように構成された従来のＡＧＣ回路の動作を、図２３を参照しながら、以下にその動作を説明する。
入力信号ＶＡは、可変利得増幅回路１０１により増幅または減衰されて、図２３（ａ）の波形で示すような出力信号ＶＢとなる。この出力信号ＶＢは、整流回路１０２により整流され、図２３（ｂ）の波形で示すような出力信号Ｖ１０１となる。
つぎに、整流回路１０２の出力信号Ｖ１０１は、電圧比較器１０３に入力される。電圧比較器１０３では、整流回路１０２の出力信号Ｖ１０１と閾値電圧Ｖ１０２とを比較し、図２３（ｃ）の波形で示すように、閾値電圧Ｖ１０２よりも高い場合にはハイレベルの電圧を、低い場合にはローレベルの電圧を出力信号Ｖ１０３として出力する。
出力信号Ｖ１０３は、次段のアップ・ダウンカウンタ１０５のアップ・ダウン動作制御入力端子１０６に入力され、アップ・ダウンカウンタ１０５のアップカウント動作とダウンカウント動作の制御信号Ｖ１０４となる。
アップ・ダウンカウンタ１０５は、制御信号（電圧）Ｖ１０４がハイレベルの期間Ｔ１では、図２３（ｄ）の波形で示すアップカウント動作用クロックＶ１０５で設定されたアップカウント周波数に従ってアップカウント動作を行う。また、制御信号（電圧）Ｖ１０４がローレベルの期間Ｔ２では、図２３（ｅ）の波形で示すダウンカウント動作用クロックＶ１０６で設定されたダウンカウント周波数に従ってダウンカウント動作を行う。
アップ・ダウンカウンタ１０５によって計数されたカウント値Ｃは、Ｄ／Ａ変換回路１０９に入力される。Ｄ／Ａ変換回路１０９は、アップ・ダウンカウンタ１０５のカウント値Ｃに応じた図２３（ｆ）の波形で示すような直流電圧Ｖ１０７を出力する。またこの時アップ・ダウンカウンタ１１０は、アップ・ダウン動作制御入力端子１１１に入力される制御信号（電圧）Ｖ１０８、すなわち、第２の電圧比較器１１５の出力電圧Ｖ１１２がハイレベルの期間ではアップカウント動作用クロックＶ１０９で設定されたアップカウント周波数に従ってアップカウント動作を行い、出力信号（電圧）Ｖ１１２がローレベルの期間ではダウンカウント動作用クロックＶ１１０で設定されたダウンカウント周波数に従ってダウンカウント動作を行う。アップ・ダウンカウンタ１１０によって計数されたカウント値ＤはＤ／Ａ変換回路１１４に入力される。Ｄ／Ａ変換回路１１４はカウント値Ｄに応じた直流電圧Ｖ１１１を出力する。
直流電圧Ｖ１０７およびＶ１１１は、切換回路１１６によっていずれか高い方の電圧が直流増幅回路１１７に伝えられ、直流増幅回路１１７によって任意の大きさに変換され、可変利得増幅回路１０１の利得制御電圧Ｖ１１３となる。
さらに、直流電圧Ｖ１０７およびＶ１１１は、電圧比較器１１５により比較される。電圧比較器１１５は、直流電圧Ｖ１０７が直流電圧Ｖ１１１より高い場合にはハイレベルの電圧Ｖ１１２を、その他の場合にはローレベルの電圧Ｖ１１２を出力し、この出力電圧Ｖ１１２がアップ・ダウンカウンタ１１０のアップ・ダウン動作を制御する制御信号Ｖ１０８となる。 そして、上述の切換回路１１６は、上記電圧Ｖ１１２により制御され、利得制御電圧Ｖ１１３により可変利得増幅回路１０１の利得が変化し、入力信号ＶＡは増幅または減衰される。入力信号ＶＡは第１または第２のアップ・ダウンカウンタ１０５または１１０による増幅と減衰とがつり合う時点まで上記動作を繰り返し、出力電圧ＶＢはある一定の振幅レベルに収束する。
図２４は、アップ・ダウンカウンタ１０５とアップ・ダウンカウンタ１１０の関係を示す各部の波形図である。図２４（ａ）は電圧比較器１０３の出力信号Ｖ１０３の波形を示し、図２４（ｂ）はアップ・ダウンカウンタ１０５に入力されるアップカウント動作用クロックＶ１０５の波形を示し、図２４（ｃ）はアップ・ダウンカウンタ１０５に入力されるダウンカウント動作用クロックＶ１０６の波形を示し、図２４（ｄ）はアップ・ダウンカウンタ１１０に入力されるアップカウント動作用クロックＶ１０９の波形を示し、図２４（ｅ）はアップ・ダウンカウンタ１１０に入力されるダウンカウント動作用クロックＶ１１０の波形を示し、図２４（ｆ）はＤ／Ａ変換回路１０９，１１４のそれぞれの出力電圧Ｖ１０７，Ｖ１１１の波形を示し、図２４（ｇ）は電圧比較器１１５の出力信号Ｖ１１２の波形を示し、図２４（ｈ）は切換回路１１６の出力電圧の波形を示し、図２４（ｉ）は利得制御電圧Ｖ１１３の波形を示している。図２４（ｇ）、（ｈ）では、電圧比較器１１５の出力信号Ｖ１１２のレベルに応じて、Ｄ／Ａ変換回路１０９，１１４の出力電圧Ｖ１０７，Ｖ１１１が選択的に切換回路１１６の出力電圧として現れることを示している。
しかしながら、上記のＡＧＣ回路では次のような課題を有している。すなわち、電圧比較器１１５の入力オフセットが大きい場合、切換回路１１６によって伝達されるＶ１０７とＶ１１１との差が大きくなり、切り換わり時の利得制御信号Ｖ１１３の変化が大きくなり、可変利得制御回路１０１の出力波形の歪や本来入力されていない周波数信号の発生の原因となってしまう。（音声信号では異常音が発生し、聴感的に違和感が出ることになる。）また、切換回路１１６自身のスイッチングノイズ等によっても同様に歪や異常音が発生してしまう。
本発明は、上記課題を解決するものであり、その目的は、キャパシタを用いた積分回路を必要としないＡＧＣ回路において、より優れたノイズ耐性を有するＡＧＣ特性を提供することにある。
以上の課題を解決するために、本発明では、利得制御回路へ帰還させる入力信号を複数の信号を切り換えて行うことはせず、第１のアップ・ダウンカウンタに応じた１つの出力電圧のみを入力する構成とする。
すなわち、請求項１記載の発明のＡＧＣ回路は、利得制御信号により制御される利得を有する可変利得増幅回路と、前記可変利得増幅回路の出力信号を整流する整流回路と、前記整流回路により整流された整流信号を予め任意に設定した電圧と比較する第１の電圧比較器と、前記第１の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第１のアップ・ダウンカウンタと、前記第１のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第１のＤ／Ａ変換回路と、第２の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第２のアップ・ダウンカウンタと、前記第２のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第２のＤ／Ａ変換回路と、前記第１のＤ／Ａ変換回路の出力電圧と前記第２のＤ／Ａ変換回路の出力電圧とを比較する第２の電圧比較器と、前記第２の電圧比較器の出力電圧のレベルに基づき前記第１のアップ・ダウンカウンタのカウント動作用クロック周波数を切り換えるクロック切換回路とを備え、前記第１のＤ／Ａ変換回路から出力される電圧に対応した利得制御信号を前記可変利得増幅回路に供給することを特徴とする。
請求項２記載の発明は、請求項１記載のＡＧＣ回路において、第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のレジスタを設け、前記第１の電圧比較器の出力電圧を第１の基準クロックの周期で前記第１のレジスタに格納し、前記第１のレジスタに格納された電圧のレベルに応じて前記第１のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、前記第１の基準クロックの周期より短い期間内における前記第１の電圧比較器の出力電圧の変化を前記第１のアップ・ダウンカウンタへ伝えない構成とすることを特徴とする。
請求項３記載の発明は、請求項１又は２記載のＡＧＣ回路において、第２の電圧比較器と第２のアップ・ダウンカウンタとの間に第２のレジスタを設け、前記第２の電圧比較器の出力電圧を第２の基準クロックの周期で前記第２のレジスタに格納し、前記第２のレジスタに格納された電圧のレベルに応じて前記第２のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、前記第２の基準クロックの周期より短い期間内における前記第２の電圧比較器の出力電圧の変化を前記第２のアップ・ダウンカウンタへ伝えない構成とすることを特徴とする。
請求項４記載の発明は、請求項１記載のＡＧＣ回路において、第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、前記第１のアップ・ダウンカウンタのカウント値に応じて前記第１の電圧比較器の出力電圧を前記第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにし、第２の電圧比較器と第２のアップ・ダウンカウンタとの間に第２のカウント動作制御回路を設け、前記第２のアップ・ダウンカウンタのカウント値に応じて前記第２の電圧比較器の出力電圧を前記第２のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第２のアップ・ダウンカウンタのカウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限することを特徴とする。
請求項５記載の発明は、請求項３記載のＡＧＣ回路において、第１のレジスタと第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、前記第１のアップ・ダウンカウンタのカウント値に応じて前記第１のレジスタの出力電圧を前記第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにし、第２のレジスタと第２のアップ・ダウンカウンタとの間に第２のカウント動作制御回路を設け、前記第２のアップ・ダウンカウンタのカウント値に応じて前記第２のレジスタの出力電圧を前記第２のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第２のアップ・ダウンカウンタのカウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限することを特徴とする。
請求項６記載の発明は、請求項１、２又は３記載のＡＧＣ回路において、第１のアップ・ダウンカウンタが、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限する機能を有するとともに、第２のアップ・ダウンカウンタが、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限する機能を有することを特徴とする。
請求項７記載の発明は、利得制御信号により制御される利得を有する可変利得増幅回路と、前記可変利得増幅回路の出力信号を整流する整流回路と、前記整流回路により整流された整流信号を予め任意に設定した電圧と比較する第１の電圧比較器と、前記第１の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第１のアップ・ダウンカウンタと、前記第１のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第１のＤ／Ａ変換回路と、第２の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第２のアップ・ダウンカウンタと、前記第２のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第２のＤ／Ａ変換回路と、前記第１のＤ／Ａ変換回路の出力電圧と前記第２のＤ／Ａ変換回路の出力電圧とを比較する第２及び第３の電圧比較器と、前記第３の電圧比較器の出力電圧のレベルに基づき前記第１のアップ・ダウンカウンタのカウント動作用クロック周波数を切り換えるクロック切換回路とを備え、前記第１のＤ／Ａ変換回路から出力される電圧に対応した利得制御信号を前記可変利得増幅回路に供給することを特徴とする。
請求項８記載の発明は、請求項７記載のＡＧＣ回路において、第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のレジスタを設け、前記第１の電圧比較器の出力電圧を第１の基準クロックの周期で前記第１のレジスタに格納し、前記第１のレジスタに格納された電圧のレベルに応じて前記第１のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、前記第１の基準クロックの周期より短い期間内における前記第１の電圧比較器の出力電圧の変化を前記第１のアップ・ダウンカウンタへ伝えない構成とすることを特徴とする。
請求項９記載の発明は、請求項７又は８記載のＡＧＣ回路において、第２の電圧比較器と第２のアップ・ダウンカウンタとの間に第２のレジスタを設け、前記第２の電圧比較器の出力電圧を第２の基準クロックの周期で前記第２のレジスタに格納し、前記第２のレジスタに格納された電圧のレベルに応じて前記第２のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、前記第２の基準クロックの周期より短い期間内における前記第２の電圧比較器の出力電圧の変化を前記第２のアップ・ダウンカウンタへ伝えない構成とすることを特徴とする。
請求項１０記載の発明は、請求項７、８又は９記載のＡＧＣ回路において、第３の電圧比較器とクロック切換回路との間に第３のレジスタを設け、前記第３の電圧比較器の出力電圧を第３の基準クロックの周期で前記第３のレジスタに格納し、前記第３のレジスタに格納された電圧のレベルに応じて前記クロック切換回路の動作を制御し、前記第３の基準クロックの周期より短い期間内における前記第３の電圧比較器の出力電圧の変化を前記クロック切換回路へ伝えない構成とすることを特徴とする。
請求項１１記載の発明は、請求項７記載のＡＧＣ回路において、第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、前記第１のアップ・ダウンカウンタのカウント値に応じて前記第１の電圧比較器の出力電圧を前記第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにし、第２の電圧比較器と第２のアップ・ダウンカウンタとの間に第２のカウント動作制御回路を設け、前記第２のアップ・ダウンカウンタのカウント値に応じて前記第２の電圧比較器の出力電圧を前記第２のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第２のアップ・ダウンカウンタのカウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限することを特徴とする。
請求項１２記載の発明は、請求項１０記載のＡＧＣ回路において、第１のレジスタと第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、前記第１のアップ・ダウンカウンタのカウント値に応じて前記第１のレジスタの出力電圧を前記第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにし、第２のレジスタと第２のアップ・ダウンカウンタとの間に第２のカウント動作制御回路を設け、前記第２のアップ・ダウンカウンタのカウント値に応じて前記第２のレジスタの出力電圧を前記第２のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第２のアップ・ダウンカウンタのカウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限することを特徴とする。
請求項１３記載の発明は、請求項７、８、９又は１０記載のＡＧＣ回路において、第１のアップ・ダウンカウンタが、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限する機能を有するとともに、第２のアップ・ダウンカウンタが、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限する機能を有することを特徴とする。
請求項１４記載の発明は、利得制御信号により制御される利得を有する可変利得増幅回路と、前記可変利得増幅回路の出力信号を整流する整流回路と、前記整流回路により整流された整流信号を予め任意に設定した電圧と比較する第１の電圧比較器と、前記第１の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第１のアップ・ダウンカウンタと、前記第１のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第１のＤ／Ａ変換回路と、第２の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第２のアップ・ダウンカウンタと、前記第２のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第２のＤ／Ａ変換回路と、前記第１のＤ／Ａ変換回路の出力電圧と前記第２のＤ／Ａ変換回路の出力電圧とを比較する第２、第３及び第４の電圧比較器と、前記第３及び第４の電圧比較器の出力電圧のレベルに基づき前記第１のアップ・ダウンカウンタのカウント動作用クロック周波数を切り換えるクロック切換回路とを備え、前記第１のＤ／Ａ変換回路から出力される電圧に対応した利得制御信号を前記可変利得増幅回路に供給することを特徴とする。
請求項１５記載の発明は、請求項１４記載のＡＧＣ回路において、第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のレジスタを設け、前記第１の電圧比較器の出力電圧を第１の基準クロックの周期で前記第１のレジスタに格納し、前記第１のレジスタに格納された電圧のレベルに応じて前記第１のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、前記第１の基準クロックの周期より短い期間内における前記第１の電圧比較器の出力電圧の変化を前記第１のアップ・ダウンカウンタへ伝えない構成とすることを特徴とする。
請求項１６記載の発明は、請求項１４又は１５記載のＡＧＣ回路において、第２の電圧比較器と第２のアップ・ダウンカウンタとの間に第２のレジスタを設け、前記第２の電圧比較器の出力電圧を第２の基準クロックの周期で前記第２のレジスタに格納し、前記第２のレジスタに格納された電圧のレベルに応じて前記第２のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、前記第２の基準クロックの周期より短い期間内における前記第２の電圧比較器の出力電圧の変化を前記第２のアップ・ダウンカウンタへ伝えない構成とすることを特徴とする。
請求項１７記載の発明は、請求項１４，１５又は１６記載のＡＧＣ回路において、第３及び第４の電圧比較器とクロック切換回路との間に第３及び第４のレジスタを設け、前記第３の電圧比較器の出力電圧を第３の基準クロックの周期で前記第３のレジスタに格納し、前記第４の電圧比較器の出力電圧を第４の基準クロックの周期で前記第４のレジスタに格納し、前記第３及び第４のレジスタに格納された電圧のレベルに応じて前記クロック切換回路の動作を制御し、前記第３の基準クロックの周期より短い期間内における前記第３の電圧比較器の出力電圧の変化及び前記第４の基準クロックの周期より短い期間内における前記第４の電圧比較器の出力電圧の変化を前記クロック切換回路へ伝えない構成とすることを特徴とする。
請求項１８記載の発明は、請求項１４記載のＡＧＣ回路において、第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、前記第１のアップ・ダウンカウンタのカウント値に応じて前記第１の電圧比較器の出力電圧を前記第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにし、第２の電圧比較器と第２のアップ・ダウンカウンタとの間に第２のカウント動作制御回路を設け、前記第２のアップ・ダウンカウンタのカウント値に応じて前記第２の電圧比較器の出力電圧を前記第２のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第２のアップ・ダウンカウンタのカウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限することを特徴とする。
請求項１９記載の発明は、請求項１７記載のＡＧＣ回路において、第１のレジスタと第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、前記第１のアップ・ダウンカウンタのカウント値に応じて前記第１のレジスタの出力電圧を前記第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにし、第２のレジスタと第２のアップ・ダウンカウンタとの間に第２のカウント動作制御回路を設け、前記第２のアップ・ダウンカウンタのカウント値に応じて前記第２のレジスタの出力電圧を前記第２のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第２のアップ・ダウンカウンタのカウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限することを特徴とする。
請求項２０記載の発明は、請求項１４、１５、１６又は１７記載のＡＧＣ回路において、第１のアップ・ダウンカウンタが、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限する機能を有するとともに、第２のアップ・ダウンカウンタが、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限する機能を有することを特徴とする。
以上により、請求項１記載の発明では、第１のアップ・ダウンカウンタへ入力するクロック信号の周波数を変化させることにより、その第１のアップ・ダウンカウンタの出力のみにより、利得制御回路の入力信号を生成するので、入力信号の切換えや、切換回路自身により発生するノイズ等が含まれた信号を直接利得制御回路に入力することなく、精度の高い制御を行うことが可能となる。
また、請求項２記載の発明では、第１の電圧比較器から出力される出力電圧を、予め設定した周期で取り込み、その取り込んだ出力電圧を第１のアップ・ダウンカウンタの制御信号として用いるので、予め設定した取り込み周期よりも短い周期で発生する異常信号の影響を受けることなく精度の高い制御を行うことが可能となる。
更に、請求項３記載の発明では、第２の電圧比較器から出力される出力電圧を、予め設定した周期で取り込み、その取り込んだ出力電圧を第２のアップ・ダウンカウンタ及びクロック切換回路の制御信号として用いるので、予め設定した取り込み周期よりも短い周期で発生する異常信号の影響を受けることなく、精度の高い制御を行うことが可能となる。
続いて、請求項４、５及び６に記載の発明によれば、第１及び第２のアップ・ダウンカウンタに所定の上限値及び下限値を設けることによりアップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することが可能となる。
また、請求項７記載の発明では、第２のアップ・ダウンカウンタを制御する信号とクロック切換回路を制御する信号とを別の電圧比較器を設けることにより独立に生成することが可能となる。
更に、請求項８記載の発明では、第１の電圧比較器から出力される出力電圧を、予め設定した周期で取り込み、その取り込んだ出力電圧を第１のアップ・ダウンカウンタの制御信号として用いるので、予め設定した取り込み周期よりも短い周期で発生する異常信号の影響を受けることなく精度の高い制御を行うことが可能となる。
続いて、請求項９記載の発明では、第２の電圧比較器から出力される出力電圧を、予め設定した周期で取り込み、その取り込んだ出力電圧を第２のアップ・ダウンカウンタの制御信号として用いるので、予め設定した取り込み周期よりも短い周期で発生する異常信号の影響を受けることなく、精度の高い制御を行うことが可能となる。
また、請求項１０記載の発明では、第３の電圧比較器から出力される出力電圧を、予め設定した周期で取り込み、その取り込んだ出力電圧をクロック切換回路の制御信号として用いるので、予め設定した取り込み周期よりも短い周期で発生する異常信号の影響を受けることなく、精度の高い制御を行うことが可能となる。
更に、請求項１１、１２及び１３記載の発明では、第１及び第２のアップ・ダウンカウンタにそれぞれ上限値及び下限値を超えないように監視する第１及び第２のカウント動作制御回路を設置し、アップ・ダウンカウンタの出力値が所定の上限値に達すると、ハイレベルの制御信号を遮断することによりダウンカウントを行わせてカウント値を下げ、また、所定の下限値に達すると、ローレベルの制御信号を遮断することによりアップカウントを行わせてカウント値を上げるので、第１及び第２のアップ・ダウンカウンタのオーバーフローを防ぐことが可能となる。
続いて、請求項１４記載の発明では、第２のアップ・ダウンカウンタを制御する信号とクロック切換回路を制御する２つの信号とを３つの電圧比較器を設けることにより独立に生成することが可能となる。
また、請求項１５記載の発明では、第１の電圧比較器から出力される出力電圧を、予め設定した周期で取り込み、その取り込んだ出力電圧を第１のアップ・ダウンカウンタの制御信号として用いるので、予め設定した取り込み周期よりも短い周期で発生する異常信号の影響を受けることなく精度の高い制御を行うことが可能となる。
更に、請求項１６記載の発明では、第２の電圧比較器から出力される出力電圧を予め設定した周期で取り込み、その取り込んだ出力電圧を第２のアップ・ダウンカウンタの制御信号として用いるので、予め設定した取り込み周期よりも短い周期で発生する異常信号の影響を受けることなく、精度の高い制御を行うことが可能となる。
続いて、請求項１７記載の発明では、第３及び第４の電圧比較器から出力される出力電圧を、予め設定した周期で取り込み、その取り込んだ出力電圧をクロック切換回路の制御信号として用いるので、予め設定した取り込み周期よりも短い周期で発生する異常信号の影響を受けることなく、精度の高い制御を行うことが可能となる。
また、請求項１８、１９及び２０記載の発明では、第１及び第２のアップ・ダウンカウンタにそれぞれ上限値及び下限値を超えないように監視する第１及び第２のカウント動作制御回路を設置し、アップ・ダウンカウンタの出力値が所定の上限値に達すると、ハイレベルの制御信号を遮断することによりダウンカウントを行わせてカウント値を下げ、また、所定の下限値に達すると、ローレベルの制御信号を遮断することによりアップカウントを行わせてカウント値を上げるので、第１及び第２のアップ・ダウンカウンタのオーバーフローを防ぐことが可能となる。
請求項１に記載の発明によれば、利得制御信号が一つのＤ／Ａ変換回路の出力からのみで作られることになるため切換回路が不要となる。これにより可変利得制御回路の出力波形の歪や本来入力されていない周波数信号の発生の原因となる利得制御信号の源が切り換わることによる利得制御信号の変化や、切換回路自身のスイッチングノイズ等による出力波形の歪や異常信号の発生が抑制でき、かつ、従来の発明の効果も維持できる、すぐれたＡＧＣ回路を提供することができる。
請求項２に記載の発明によれば、請求項１に記載の発明と同様の効果が得られる上に、予め設定された入力信号のレベル変化に対する出力応答性よりも、短い時間での入力信号レベル変化には追従しない、さらに高精度なＡＧＣ回路を提供することができる。
請求項３に記載の発明によれば、請求項１または２に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタ及びクロック切換回路の双方の動作が安定し、可変利得増幅回路の動作が安定するため、さらに優れたＡＧＣ回路を提供することができる。
請求項４に記載の発明によれば、請求項１に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
請求項５に記載の発明によれば、請求項３に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
請求項６に記載の発明によれば、請求項１，２または請求項３に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
請求項７に記載の発明によれば、カウント動作用クロック周波数の設定を変更することなく、出力信号が一定の振幅レベルで安定している際の歪の悪化を抑制することのできる優れたＡＧＣ回路を提供することができる。また、例えば音声信号処理に使用した場合、入力されているものとは異なる音の発生を抑制することのできる優れたＡＧＣ回路を提供することができる。
請求項８に記載の発明によれば、請求項７に記載の発明と同様の効果が得られる上に、予め設定された入力信号のレベル変化に対する出力応答性よりも、短い時間での入力信号レベル変化には追従しない、さらに高精度なＡＧＣ回路を提供することができる。
請求項９に記載の発明によれば、請求項７または８に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタ及びクロック切換回路の双方の動作が安定し、可変利得増幅回路の動作が安定するため、さらに優れたＡＧＣ回路を提供することができる。
請求項１０に記載の発明によれば、請求項７，８または請求項９に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタ及びクロック切換回路の双方の動作が安定し、可変利得増幅回路の動作が安定するため、さらに優れたＡＧＣ回路を提供することができる。
請求項１１に記載の発明によれば、請求項７に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
請求項１２に記載の発明によれば、請求項１０に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
請求項１３に記載の発明によれば、請求項７，８，９または請求項１０に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
請求項１４に記載の発明によれば、種々の要因によりダウンカウント動作区間が長くなった場合に、出力信号が一定の振幅レベルで安定している際の歪の悪化を抑制することのできる優れたＡＧＣ回路を提供することができる。また、例えば音声信号処理に使用した場合、入力されているものとは異なる音の発生を抑制することのできる優れたＡＧＣ回路を提供することができる。
請求項１５に記載の発明によれば、請求項１４に記載の発明と同様の効果が得られる上に、予め設定された入力信号のレベル変化に対する出力応答性よりも、短い時間での入力信号レベル変化には追従しない、さらに高精度なＡＧＣ回路を提供することができる。
請求項１６に記載の発明によれば、請求項１４または１５に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタ及びクロック切換回路の双方の動作が安定し、可変利得増幅回路の動作が安定するため、さらに優れたＡＧＣ回路を提供することができる。
請求項１７に記載の発明によれば、請求項１４，１５または請求項１６に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタ及びクロック切換回路の双方の動作が安定し、可変利得増幅回路の動作が安定するため、さらに優れたＡＧＣ回路を提供することができる。
請求項１８に記載の発明によれば、請求項１４に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
請求項１９に記載の発明によれば、請求項１７に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
請求項２０に記載の発明によれば、請求項１４，１５，１６または請求項１７に記載の発明と同様の効果が得られる上に、アップ・ダウンカウンタのオーバーフローを防ぎ、可変利得増幅回路の利得変化幅を任意に設定することのできるさらに優れたＡＧＣ回路を提供することができる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は本発明の請求項１に記載の実施のＡＧＣ回路を使用した実施の形態である。図１において、Ａは入力信号ＶＡが供給される信号入力端子である。１は利得制御電圧Ｖ１３により制御される利得に応じて入力信号ＶＡの電圧を増幅または減衰して出力信号ＶＢを出力する可変利得増幅回路である。Ｂは可変利得増幅回路１の出力端子である。２は可変利得増幅回路１の出力電圧を整流する整流回路である。これより以降、整流回路２は全波整流回路として説明するが、半波整流回路でも構わない。３は整流回路２で整流された整流信号（出力信号）Ｖ１を予め設定した任意の閾値電圧Ｖ２と比較し、出力信号Ｖ１が閾値電圧Ｖ２よりも高い場合にはハイレベルの電圧Ｖ３を出力し、低い場合にはローレベルの電圧Ｖ３を出力する第１の電圧比較器である。４は第１の電圧比較器３に閾値電圧Ｖ２を入力する閾値電圧入力端子である。５は第１のアップ・ダウンカウンタである。６は第１の電圧比較器３の出力電圧Ｖ３を制御信号Ｖ４として入力し、アップ・ダウン動作を制御するためのアップ・ダウン動作制御入力端子である。７はアップカウント動作用クロックＶ５を入力する入力端子である。８はダウンカウント動作用クロックＶ６を入力する入力端子である。９は第１のアップ・ダウンカウンタ５のカウント値Ｃに応じた直流電圧Ｖ７を出力する第１のＤ／Ａ変換回路である。１０は第２のアップ・ダウンカウンタである。１１は制御信号Ｖ８を入力することにより、上記第２のアップ・ダウンカウンタ１０の計数方向を制御するためのアップ・ダウン動作制御入力端子である。１２は上記第２のアップ・ダウンカウンタ１０にアップカウント動作用クロックＶ９を入力するアップカウント動作用クロック入力端子である。１３は上記第２のアップ・ダウンカウンタ１０にダウンカウント動作用クロックＶ１０を入力するダウンカウント動作用クロック入力端子である。１４は上記第２のアップ・ダウンカウンタ１０のカウント値Ｄに応じた直流電圧Ｖ１１を出力する第２のＤ／Ａ変換回路である。１５は上記第１のＤ／Ａ変換回路９の出力電圧Ｖ７と上記第２のＤ／Ａ変換回路１４の出力電圧Ｖ１１とを比較する第２の電圧比較器である。この第２の電圧比較器１５は、電圧Ｖ７，Ｖ１１の比較結果に応じてハイレベルまたはローレベルの電圧Ｖ１２を出力し、上記第２のアップ・ダウンカウンタ１０のアップ・ダウン動作を制御する。１８は電圧Ｖ１２を入力とし、電圧Ｖ１２のレベルに応じて上記第１のアップ・ダウンカウンタ１０のカウント動作用クロックＶ５及びＶ６の周波数を切り換えるためのクロック切換回路である。１９はクロック切換回路１８の第１のクロック切換制御入力端子である。１７は任意に設定した利得を有し、第１のＤ／Ａ変換回路９の出力直流電圧Ｖ７を入力信号とし、利得制御電圧Ｖ１３を出力する直流増幅回路である。
なお、図１において、整流回路２、電圧比較器３、アップ・ダウンカウンタ５、Ｄ／Ａ変換回路９および直流増幅回路１７、アップ・ダウンカウンタ１０、Ｄ／Ａ変換回路１４、電圧比較器１５、クロック切換回路１８は、利得制御増幅回路１の出力信号ＶＢのアナログ信号レベルを検出するアナログ信号検出回路を構成している。本実施の形態では、アナログ信号レベル検出回路の出力信号に応じて、利得制御増幅回路１の利得を制御することで、ＡＧＣ回路が構成されているが、アナログ信号レベル検出回路は、ＡＧＣ回路に適用するにとどまらず、種々の応用が考えられる。
なお、上記構成において、全波整流回路に代えて半波整流回路を使用する場合、基本的には単純に置き換えを行えばよい。ただし、同じ応答性を持たせるには電圧比較器のスレッショルドやアップ・ダウンカウンタのクロック周波数を調整することが必要となる。
以上のように構成された本発明の請求項１に記載のＡＧＣ回路の実施の形態について、図２を参照しながら、以下にその動作を説明する。
入力信号ＶＡは、可変利得増幅回路１により増幅または減衰されて出力信号ＶＢとなり、この出力信号ＶＢは、整流回路２により整流され、図２（ａ）の波形で示すような出力信号Ｖ１となる。ここでは、期間Ｔ１及びＴ３においては出力信号Ｖ１は閾値電圧Ｖ２を下回り、期間Ｔ２及びＴ４においては出力信号Ｖ１は閾値電圧Ｖ２を超えている様子が示される。
つぎに、整流回路２の出力信号Ｖ１は、電圧比較器３に入力される。電圧比較器３では、整流回路２の出力信号Ｖ１と閾値電圧Ｖ２とを比較し、図２（ｂ）の波形で示すように、閾値電圧Ｖ２よりも高い期間Ｔ２及びＴ４の場合にはハイレベルの電圧を、低い期間Ｔ１及びＴ３の場合にはローレベルの電圧を出力信号Ｖ３として出力する。
出力信号Ｖ３は、次段のアップ・ダウンカウンタ５のアップ・ダウン動作制御入力端子６に入力され、アップ・ダウンカウンタ５のアップカウント動作とダウンカウント動作の制御信号Ｖ４となる。
アップ・ダウンカウンタ５は、制御信号（電圧）Ｖ４がハイレベルの期間では、図２（ｃ）の波形で示すアップカウント動作用クロックＶ５で設定されたアップカウント周波数に従ってアップカウント動作を行う。また、制御信号（電圧）Ｖ４がローレベルの期間では、図２（ｄ）の波形で示すダウンカウント動作用クロックＶ６で設定されたダウンカウント周波数に従ってダウンカウント動作を行う。この波形では後述するクロック切換回路により、ダウンカウント用動作クロックの周波数が電圧比較器１５の極性により切り換わっている。
アップ・ダウンカウンタ５によって計数されたカウント値Ｃは、Ｄ／Ａ変換回路９に入力される。Ｄ／Ａ変換回路９は、アップ・ダウンカウンタ５のカウント値Ｃに応じて直流電圧Ｖ７を出力する。
一方アップ・ダウンカウンタ１０は、アップ・ダウン動作制御入力端子１１に入力される制御信号（電圧）Ｖ８、すなわち、第２の電圧比較器１５の出力電圧Ｖ１２がハイレベルの期間では、図２（ｅ）の波形で示すアップカウント動作用クロックＶ９で設定されたアップカウント周波数に従ってアップカウント動作を行い、出力信号（電圧）Ｖ１２がローレベルの期間では図２（ｆ）の波形で示すダウンカウント動作用クロックＶ１０で設定されたダウンカウント周波数に従ってダウンカウント動作を行う。
アップ・ダウンカウンタ１０によって計数されたカウント値ＤはＤ／Ａ変換回路１４に入力される。Ｄ／Ａ変換回路１４はカウント値Ｄに応じた図２（ｇ）の波形で示すような直流電圧Ｖ１１を出力する。ここで直流電圧Ｖ７が直流電圧Ｖ１１を超える期間Ｔ５においては、直流電圧Ｖ１１はアップカウントを行い、直流電圧Ｖ７が直流電圧Ｖ１１を下回る期間Ｔ６においては、直流電圧Ｖ１１はダウンカウントを行う。
また、直流電圧Ｖ７およびＶ１１は、電圧比較器１５により比較される。図２（ｈ）の波形は、電圧比較器１５の出力信号Ｖ１２の変化を示しており、ハイレベルの部分は直流電圧Ｖ７が直流電圧Ｖ１１より高い場合を、また、ローレベルの部分は直流電圧Ｖ７が直流電圧Ｖ１１より低い場合を示している。この出力信号Ｖ１２がアップ・ダウンカウンタ１０のアップ・ダウン動作を制御する制御信号Ｖ８となる。
さらに制御信号Ｖ８はクロック切換回路１８のクロック切換制御入力端子１９に入力され、その極性に従ってアップ・ダウンカウンタ１０のカウント動作用クロックを切り換える。本実施の形態では制御信号Ｖ８がＨｉｇｈからＬｏｗに切り換わった場合、アップ・ダウンカウンタ１０のダウンカウント動作用クロックが速い周波数Ｖ６−１から遅い周波数Ｖ６−２に切り換わるものとする。
直流電圧Ｖ７は、直流増幅回路１７によって任意の大きさに変換され、可変利得増幅回路１の利得制御電圧Ｖ１３となる。利得制御電圧Ｖ１３により可変利得増幅回路１の利得が変化し、入力信号ＶＡは増幅または減衰される。本実施の形態においては、カウント値が大きくなるにつれて利得制御電圧Ｖ１３が高くなり、可変利得増幅回路１の利得は下がり、カウント値が小さくなるにつれて利得制御電圧Ｖ１３が低くなり、可変利得増幅回路１の利得は上がるものとする。そして、利得制御電圧Ｖ１３により可変利得増幅回路１の利得が変化し、入力信号ＶＡは増幅または減衰される。入力信号ＶＡはアップカウントによる減衰とダウンカウントによる増幅とがつり合う時点まで繰り返され、出力電圧ＶＢはある一定の振幅レベルに収束する。
図２２に示す構成によれば、例えば、音声信号処理に使用した場合、連続して入力される音の種類によって利得制御信号Ｖ１１３の追従するカウント動作用クロック周波数が変わり、違和感のない音声信号を出力することができる。その１例として、Ｖ１０５の周波数＞Ｖ１０９の周波数、Ｖ１０６の周波数＞Ｖ１１０の周波数とすることで、アタックタイムはＶ１０５の周波数に追従し、リカバリータイムはＶ１１０の周波数に追従し、ある音が一定の振幅で安定しているところに、破裂音のような短時間に急峻な大きな音が入力された場合のリカバリー動作はＶ１０６に追従することで臨場感や遠近感を損なわない違和感のない音声信号を出力することができる。図１に示す本発明の実施の形態の構成においても、Ｖ５＝Ｖ１０５，Ｖ９＝Ｖ１０９，Ｖ１０＝Ｖ１１０とし、クロック切換回路１８によってＶ６の周波数を速い周波数（Ｖ６−１）時にはＶ１０６とし、遅い周波数（Ｖ６−２）時にはＶ１１０とすれば、図２２のＡＧＣ回路と同様に違和感のない音声信号を出力することができる。
図１に示す本発明の実施の形態の構成によれば、図２２と異なり利得制御信号Ｖ１３が一つのＤ／Ａ変換回路の出力からのみで作られることになるため切換回路が不要となる。これにより可変利得制御回路１の出力波形の歪や本来入力されていない周波数信号の発生の原因となる利得制御信号の源が切り換わることによる利得制御信号Ｖ１３の変化や、切換回路自身のスイッチングノイズ等による出力波形の歪や異常信号の発生が抑制でき、かつ、従来の発明の効果も維持できる、すぐれたＡＧＣ回路を提供することができる。
上記において、Ｄ／Ａ変換回路９の出力電圧Ｖ７は直流増幅回路１７に入力され、直流増幅回路１７の出力電圧を利得制御電圧Ｖ１３として使用したが、Ｄ／Ａ変換回路９の出力電圧Ｖ７を直接利得制御信号として使用しても、本発明のＡＧＣ回路を実現できることは明らかである。
また、上記において、可変利得増幅回路１の利得制御は電圧方式と仮定して説明したが、可変利得増幅回路１の利得制御方式（電流型または電圧型）によってＤ／Ａ変換回路９および直流増幅回路１７の出力の形式または組み合わせを変更することでも、本発明のＡＧＣ回路を実現可能である。したがって、利得制御信号というのは、利得制御電圧だけでなく、利得制御信号のことをも意味する。
以上の点は後述する実施の形態についても同様である。
図３は本発明の請求項２に記載のＡＧＣ回路を使用した実施の形態である。図３において図１に示す本発明の請求項１に記載のＡＧＣ回路を使用した実施の形態と同じ部材には同一の符号を付すことにより説明を省略し、図１に示すＡＧＣ回路に新たに追加されている部材のみを説明する。２０は第１の電圧比較器３により出力される信号Ｖ３の極性、すなわち電圧レベル（ハイレベルまたはローレベル）を基準クロックＶ１４の周期で格納し、基準クロックＶ１４の周期で格納した極性を第１のアップ・ダウンカウンタ５のアップ・ダウン動作制御入力端子６に伝えるレジスタとしてのフリップフロップ、２１は前記フリップフロップ２０の基準クロック入力端子である。
本実施の形態の特徴として、上記電圧比較器３の出力がチャタリングや外来ノイズ等により基準クロックＶ９の周期より短い期間内に変化しても、上記アップ・ダウンカウンタ５が本来行うべきカウント動作には影響を及ぼさない。したがって、アップ・ダウンカウンタ５のカウント動作が安定し、可変利得増幅回路１の動作が安定する。そのため、さらに優れたＡＧＣ回路を提供することができる。
図４は図３に示す実施の形態と同様に電圧比較器１５の出力変化の影響をアップ・ダウンカウンタ１０やクロック切換回路１８に伝えないためにレジスタ２２を追加した構成である。（請求項３に対応する。）
図５は本発明の請求項４に記載のＡＧＣ回路を使用した実施の形態である。図５において図１に示す本発明の請求項１に記載のＡＧＣ回路を使用した実施の形態と同じ部材には同一の符号を付すことにより説明を省略し、図１に示すＡＧＣ回路に新たに追加されている部材のみを説明する。２４は上記第１のアップ・ダウンカウンタ５によって計数されたカウント値Ｃに応じて、上記第１の電圧比較器３により出力されるハイレベルもしくはローレベルの電圧Ｖ３をアップ・ダウン動作制御入力端子６へ伝達するか、またはハイレベルもしくはローレベルの電圧Ｖ３の伝達を遮断するかを制御する第１のカウント動作制御回路である。２５は上記第２のアップ・ダウンカウンタ１０によって計数されたカウント値Ｄに応じて、上記第２の電圧比較器１５により出力されるハイレベルもしくはローレベルの電圧Ｖ１２をアップ・ダウン動作制御入力端子１１及びクロック切換制御入力端子１９へ伝達するか、またはハイレベルもしくはローレベルの電圧Ｖ１２の伝達を遮断するかを制御する第２のカウント動作制御回路である。
具体的には、この第１のカウント動作制御回路２４は、カウント値Ｃが所定の上限値より小さいときには、ハイレベルの電圧Ｖ３をアップ・ダウン動作制御入力端子６へ伝達するが、カウント値Ｃが所定の上限値に達するとハイレベルの電圧Ｖ３を遮断してアップ・ダウン動作制御入力端子６へ伝達しないようにする。これによって、アップ・ダウンカウンタ５のアップカウント動作が停止する。なお、カウント値Ｃが所定の上限値に達しても、ローレベルの電圧Ｖ３は伝達される。これは、アップ・ダウンカウンタ５にダウンカウントを行わせ、カウント値Ｃを所定の上限値から減少させることができるようにするためである。
また、この第１のカウント動作制御回路２４は、カウント値Ｃが所定の下限値より大きいときには、ローレベルの電圧Ｖ３をアップ・ダウン動作制御入力端子６へ伝達するが、カウント値Ｃが所定の下限値に達するとローレベルの電圧Ｖ３を遮断してアップ・ダウン動作制御入力端子６へ伝達しないようにする。これによって、アップ・ダウンカウンタ５のダウンカウント動作が停止する。なお、カウント値Ｃが所定の下限値に達しても、ハイレベルの電圧Ｖ３は伝達される。これは、アップ・ダウンカウンタ５にアップカウントを行わせ、カウント値Ｃを所定の下限値から増加させることができるようにするためである。
以上のような第１のカウント動作制御回路２４の制御動作により、アップ・ダウンカウンタ５は、カウント値Ｃが所定の下限値から所定の上限値の範囲（下限値および上限値を含む）内の値に制限される。なお、所定の上限値は、アップ・ダウンカウンタ５の最大カウント値またはそれより小さい任意の値に設定される。また、所定の下限値は、最小カウント値（例えば、零）またはそれより大きい任意の値に設定される。当然、上限値は下限値より大きい値である。第２のカウント動作制御回路２５は上記第１のカウント動作制御回路２４と同様にアップ・ダウンカウンタ１０のカウント値Ｄを所定の下限値から所定の上限値の範囲（下限値および上限値を含む）内の値に制限するためのものである。
もし、アップ・ダウンカウンタ５のカウント動作を停止させる回路がない場合には、以下のような影響がある。すなわち、入力信号ＶＡに応じてカウント動作を行いカウント値Ｃがアップ・ダウンカウンタ５の構造によって決まる最大カウント値または最小カウント値に達した際に、さらに同方向の計数を行うと最大カウント値は最小カウント値に変化し、最小カウント値は最大カウント値に変化する。その結果、利得制御電圧Ｖ１３が急激に変化し、この変化に追従して可変利得増幅回路１の出力も急激に変化してしまう。また、アップ・ダウンカウンタ１０のカウント動作を停止させる回路がない場合には、上記と同様にカウント値Ｄが最大カウント値または最小カウント値に達した際に、さらに同方向の計数を行うと最大カウント値は最小カウント値に変化し、最小カウント値は最大カウント値に変化すると電圧比較器１５の出力の極性が反転し、その結果本来の意図とは異なる時にアップ・ダウンカウンタ５のカウント動作用クロック周波数が切り換わり、出力波形に歪が発生する等の聴感上に影響が現れる。
本実施の形態の特徴として、カウント値Ｃ及びカウント値Ｄの上限値と下限値を任意に定め、上限値に達した場合にはアップカウント動作を停止し、下限値に達した場合にはダウンカウント動作を停止することによって、上記問題を防ぐことができるさらに優れたＡＧＣ回路を提供することができる。
上記の図５に示す実施の形態の構成に、図４のフリップフロップ２０及び２２を追加した構成を実施の形態としてあげることができる。（図６：請求項５に対応する。）
なお、上記の図５及び図６に示す実施の形態では、アップ・ダウンカウンタ５，１０とは別にカウント動作制御回路２４，２５を設けたが、カウント動作制御回路に相当する機能をアップ・ダウンカウンタに内蔵させてもよい。つまり、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、ダウンカウント動作を実行させるか、または実行を停止させることにより、カウント値を所定の上限値と所定の下限値の範囲内に制限する機能をアップ・ダウンカウンタに内蔵させてもよい。（請求項６に対応する。）
図７は本発明の請求項７に記載のＡＧＣ回路を使用した実施の形態である。図７において図１に示す本発明の請求項１に記載のＡＧＣ回路を使用した実施の形態と同じ部材には同一の符号を付すことにより説明を省略し、図１に示すＡＧＣ回路に新たに追加されている部材のみを説明する。２６はＤ／Ａ変換回路９の出力電圧Ｖ７とＤ／Ａ変換回路１４の出力電圧Ｖ１１とを比較する第３の電圧比較器である。この第３の電圧比較器２６は、電圧Ｖ７，Ｖ１１の比較結果に応じてハイレベルまたはローレベルの電圧Ｖ１６を出力し、クロック切換回路１８の動作を制御する。また電圧比較器２６は意図的にΔＶ１のオフセットを持たせており、Ｖ７＝Ｖ１１＋ΔＶ１となる電圧が閾値となり、出力電圧Ｖ１６の極性が反転する。図７においてはＶ７＞Ｖ１１＋ΔＶ１の場合にはハイレベルの電圧Ｖ１６を出力し、Ｖ７＜Ｖ１１＋ΔＶ１の場合にはローレベルの電圧Ｖ１６を出力する。
以上のように構成された本発明の請求項７に記載の実施の形態について、以下にその動作を説明する。
クロック切換回路１８によってアップ・ダウンカウンタ５のカウント動作用クロック周波数を切り換えるタイミングが異なる以外、図１に示した本発明の請求項１に記載の実施の形態で説明した動作と同様である。
ここで、図１に示す本発明の請求項1に記載のＡＧＣ回路を音声信号処理に使用したと仮定する。そして出願番号２００３−０６４９８０でも述べられているように、連続して入力される音に対し、一定の振幅レベルに戻る時間がクロックＶ６の周波数に追従して速くなってしまうことや短時間に急峻な大きな音が入力されることによって一定の振幅レベルに戻すまで音が聞こえない又は聞き取ることが困難な状態の時間が長くなることを防ぎ、臨場感や遠近感のある違和感のない音声信号を出力するために、１例として、Ｖ５の周波数＞Ｖ９の周波数、Ｖ６−１の周波数＞Ｖ１０の周波数（≒Ｖ６−２の周波数）となるように設定したと仮定する。上記のように設定することにより、入力される信号の変化に対し、時間的な聴感上の影響は解決できるが、その反面、一定の振幅レベルで安定している際に聴感上の影響が生じる。この現象について図８を参照しながら説明する。
図１に示す構成において図８（ａ）の波形で示すような信号が入力され、ＡＧＣ回路により一定の振幅レベルの信号を出力している際の波形は、その変化を強調すると図８（ｂ）のように歪んだ波形となっている。アップカウントによる減衰とダウンカウントによる増幅とがつり合うことにより出力信号が一定の振幅レベルに収束するのだが、この時、アップ・ダウンカウンタ５のカウント値Ｃはダウンカウントによりカウントダウンした分、アップカウントによりカウントアップを行い、アップカウントとダウンカウントがつり合った状態にある。カウント動作用クロック周波数が上記のような設定になっている場合、アップ・ダウンカウンタ５のダウンカウント動作用クロックＶ６は、図８（ｄ）の波形で示すように電圧比較器１５の出力信号Ｖ１２によりクロック切換回路１８を介してＶ６−１とＶ６−２とに切り替わるため、Ｄ／Ａ変換回路９及び１４の出力電圧Ｖ７及びＶ１１は図８（ｃ）のような波形となる。Ｖ７は直流増幅器１７により可変利得増幅回路１の利得制御電圧Ｖ１３となり、入力信号ＶＡは増幅または減衰され、図８（ｂ）の波形で示すような出力信号ＶＢとなる。これはつり合った状態の時に周波数の速いＶ５及びＶ６−１が存在するためにカウントの変化幅が大きくなってしまっているためである。カウント値の変化幅が大きくなると、例えば音声信号処理に使用した場合、出力波形の歪みだけでなく、変化が急になっている部分において入力されているものとは異なる音の発生にもつながってしまうのである。これを回避するためにＶ５及びＶ６−１の周波数を遅くしてしまうと、前述した入力される信号の変化に対し、時間的な聴感上の影響が再び発生してしまうことになるため、Ｖ５及びＶ６−１の周波数を遅くすることはできない。
しかしながら、図７に示す本発明の請求項７に記載のＡＧＣ回路を使用すれば、各カウント動作用クロック周波数の設定は同じままで、上記現象が解決できるのである。アップ・ダウンカウンタ５のダウンカウント動作用クロックＶ６は、図８（ｇ）の波形で示すように電圧比較器２６の出力信号Ｖ１６によりクロック切換回路１８を介してＶ６−１とＶ６−２とに切り替わるため、Ｄ／Ａ変換回路９及び１４の出力電圧Ｖ７及びＶ１１は図８（ｆ）のような波形となる。Ｖ７は直流増幅器１７により可変利得増幅回路１の利得制御電圧Ｖ１３となり、入力信号ＶＡは増幅または減衰され、図８（ｅ）の波形で示すような出力信号ＶＢとなる。
上記の例では、電圧比較器２６の出力信号により、ダウンカウント用クロックＶ６を切り換える構成としたが、図９で示すようにクロック切換回路１８にカウント動作用クロック切換制御入力端子を２つ設け、電圧比較器１５の出力信号Ｖ１２は図１に示す実施の形態で説明したものと同じように、Ｖ６−１とＶ６−２の切り換えに使用するとともに、電圧比較器２６の出力信号Ｖ１６と組み合わせによりＶ５の周波数を切り換える制御に用い、つり合った状態におけるＶ１１＜Ｖ７＜Ｖ１１＋ΔＶ１の区間のＶ５の周波数を遅くすれば、上記と同様の効果が得られる。
上記図７に示す実施の形態の構成に、図３のフリップフロップ２０を追加した構成（図１０）、さらに図４のフリップフロップ２２を追加した構成（図１１）、さらにフリップフロップ２２と同様の構成を有するレジスタを電圧比較器２６とクロック切換回路１８の間に設けた構成（図１２）を実施の形態としてあげることができる。（それぞれ請求項８，９，１０に対応する。）
また、上記図７に示す実施の形態の構成に、図５のカウント動作制御回路２４及び２５を追加した構成（図１３）、カウント動作制御回路２４及び２５に相当する機能をアップ・ダウンカウンタ５及び１０に内蔵させた構成を実施の形態としてあげることができる。（請求項１１に対応する。）
また、上記図７に示す実施の形態の構成に、図１２のフリップフロップ２０，２２及び２８を追加するとともに、フリップフロップ２０とアップ・ダウンカウンタ５との間に図５のカウント動作制御回路２４を、フリップフロップ２２とアップ・ダウンカウンタ１０との間に図５のカウント動作制御回路２５を追加した構成（図１４）、または、図１２のフリップフロップ２０，２２及び２８を追加するとともに図５のカウント動作制御回路２４及び２５に相当する機能をアップ・ダウンカウンタ５及び１０に内蔵させた構成も実施の形態としてあげることができる。（それぞれ請求項１２，１３に対応する。）
図１５は本発明の請求項１４に記載のＡＧＣ回路を使用した実施の形態である。図１４において図１に示す本発明の請求項１に記載のＡＧＣ回路を使用した実施の形態と同じ部材には同一の符号を付すことにより説明を省略し、図１に示すＡＧＣ回路に新たに追加されている部材のみを説明する。３０はＤ／Ａ変換回路９の出力電圧Ｖ７とＤ／Ａ変換回路１４の出力電圧Ｖ１１とを比較する第４の電圧比較器である。この第４の電圧比較器３０は、電圧Ｖ７，Ｖ１１の比較結果に応じてハイレベルまたはローレベルの電圧Ｖ１８を出力する。２７はクロック切換回路１８の第２のクロック切換制御入力端子でる。２７には電圧比較器２６の出力電圧Ｖ１６が入力され、１９には電圧比較器３０の出力電圧Ｖ１８が入力され、クロック切換回路１８の動作を制御する。また電圧比較器２６は意図的にΔＶ１のオフセットを持たせており、Ｖ７＝Ｖ１１＋ΔＶ１となる電圧が閾値となり、出力電圧Ｖ１６の極性が反転する。図１５においてはＶ７＞Ｖ１１＋ΔＶ１の場合にはハイレベルの電圧Ｖ１６を出力し、Ｖ７＜Ｖ１１＋ΔＶ１の場合にはローレベルの電圧Ｖ１６を出力する。同様に電圧比較器３１には意図的に−ΔＶ２のオフセットを持たせており、Ｖ７＝Ｖ１１−ΔＶ２となる電圧が閾値となり、出力電圧Ｖ１８の極性が反転する。図１５においてはＶ７＞Ｖ１１−ΔＶ２の場合にはハイレベルの電圧Ｖ１８を出力し、Ｖ７＜Ｖ１１−ΔＶ２の場合にはローレベルの電圧Ｖ１８を出力する。
以上のように構成された本発明の請求項１４に記載の実施の形態について、以下にその動作を説明する。
クロック切換回路１８によってアップ・ダウンカウンタ５のカウント動作用クロック周波数を切り換えるタイミングが電圧比較器２６と３０によって制御される以外、基本的な動作は図１に示した本発明の請求項１に記載の実施の形態で説明した動作と同様である。
図７に示す本発明の請求項７に記載のＡＧＣ回路により、聴感上すぐれたＡＧＣ回路を提供することができるが、次のような場合に一定の振幅で安定している際の出力波形の歪みが現れる。一つ目はアップカウント動作の区間が通常、入力信号の１周期に２区間のところ、可変利得増幅回路１のオフセットにより、１周期に１区間になってしまった場合。２つ目は整流回路２が半波整流回路の場合。３つ目は入力信号が低周波数となった場合。いずれも共通しているのはダウンカウント動作区間が長くなっていることであり、この点について図１６を参照しながら説明する。
図７に示す構成において図１６（ａ）の波形で示すような信号が入力され、例えば上記のように可変利得増幅回路１のオフセットにより、アップカウント動作区間が１周期に１区間になってしまった場合、前述したようにアップカウントによる減衰とダウンカウントによる増幅とがつり合うことにより出力信号が一定の振幅レベルに収束するのだが、ダウンカウント動作区間が長くなってしまうと、ダウンカウント動作によるカウント値Ｃのカウントダウン幅が大きくなり、その結果アップカウント動作によるカウント値Ｃのカウントアップ幅も大きくなるため、Ｄ／Ａ変換回路９及び１４の出力電圧Ｖ７及びＶ１１は図１６（ｃ）のような波形となる。Ｖ７は直流増幅器１７により可変利得増幅回路１の利得制御電圧Ｖ１３となり、入力信号ＶＡは増幅または減衰されるが、Ｖ７の変化幅が大きいために、図１６（ｂ）の波形で示すように歪んだ波形の出力信号ＶＢとなってしまう。上記２つ目、３つ目の場合においてもダウンカウント動作区間が長くなるため、同様に歪んだ波形が出力されることになる。これを回避するために、Ｖ５の周波数を遅くすると、アタックタイムが長くなってしまい、入力信号の変化に対する応答性が悪くなってしまう。また、Ｖ６−２の周波数を遅くするとリカバリータイムが長くなり、遅くし過ぎてしまうと入力信号が小さくなった際に一定の振幅に戻るまでの時間が長くなり、音声の場合、音が聞こえない又は聞き取ることが困難な状態の時間が長くなるという聴感上の影響が再び発生してしまう。
上記現象を解決するには、例えば出力信号が一定の振幅で安定している時のみＶ６の周波数をさらに遅い周波数のＶ６−３に切り換わるようにすればよい。図１５に示す本発明の請求項１４に記載のＡＧＣ回路を使用すれば、応答性を変えることなく上記のような現象を解決することができるのである。
図１５に示す実施の形態においては、電圧比較器２６及び３０の出力電圧Ｖ１６及びＶ１８の極性に従い、クロック切換回路１８は図１６（ｄ）で示すようにアップ・ダウンカウンタ５のダウンカウント動作用クロックＶ６の周波数がＶ６−１、Ｖ６−２、Ｖ６−３に切り換わり、その周波数はＶ６−１の周波数＞Ｖ６−２の周波数＞Ｖ６−３の周波数の関係にあるものとする。クロックの切り換わりを図１６（ｄ）で示すようにした場合、Ｄ／Ａ変換回路９及び１４の出力電圧Ｖ７及びＶ１１とＶ６の周波数との関係は、図１６（ｅ）で示すものとなる。このような構成にすることにより、図１６（ａ）の波形で示すような信号が入力された場合、Ｖ７及びＶ１１は図１６（ｇ）で示すような波形となる。アップカウントとダウンカウントがつり合った状態においては、Ｖ７のダウンカウント動作はＶ６−３の周波数に追従するため、ダウンカウント動作による変化幅が小さくなり、その結果アップカウント動作による変化幅も小さくなるため、出力信号ＶＢは図１６（ｆ）の波形で示すように歪みが改善されるのである。
上記のようなクロック周波数の切換は、図９に示す構成においても可能である。図９において設定する場合は、Ｖ７＞Ｖ１１＋ΔＶ１の場合にＶ６−１とし、Ｖ１１＜Ｖ７＜Ｖ１１＋ΔＶ１の場合にＶ６−３とし、Ｖ７＜Ｖ１１の場合にＶ６−２となるようにすればよいが、図９においては出力信号ＶＢが一定の振幅レベルで安定している際にもＶ７とＶ１１が大小関係が入れ替わるため、入れ替わるたびにＶ６−２とＶ６−３が切り換わり、ダウンカウント動作は図１５に示すものよりも多くなることが考えられるため、出力波形の歪としては図１５に示す構成の方が優れている。
上記図１５に示す実施の形態の構成に、図３のフリップフロップ２０を追加した構成（図１７）、さらに図４のフリップフロップ２２を追加した構成（図１８）、さらにフリップフロップ２２と同様の構成を有するレジスタを電圧比較器２６とクロック切換回路１８の間、電圧比較器３０とクロック切換回路１８の間に設けた構成（図１９）を実施の形態としてあげることができる。（それぞれ請求項１５，１６，１７に対応する。）
また、上記図１５に示す実施の形態の構成に、図５のカウント動作制御回路２４及び２５を追加した構成（図２０）、カウント動作制御回路２４及び２５に相当する機能をアップ・ダウンカウンタ５及び１０に内蔵させた構成を実施の形態としてあげることができる。（請求項１８に対応する。）
また、上記図１５に示す実施の形態の構成に、図１９のフリップフロップ２０，２２，２８及び３１を追加するとともに、フリップフロップ２０とアップ・ダウンカウンタ５との間に図５のカウント動作制御回路２４を、フリップフロップ２２とアップ・ダウンカウンタ１０との間に図５のカウント動作制御回路２５を追加した構成（図２１）、または、図１９のフリップフロップ２０，２２，２８及び３０を追加するとともに図５のカウント動作制御回路２４及び２５に相当する機能をアップ・ダウンカウンタ５及び１０に内蔵させた構成も実施の形態としてあげることができる。（それぞれ請求項１９，２０に対応する。）
以上、本発明の具体的実施の形態について詳細に説明したが、本発明は、これら具体例に限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに、種々の変形が可能である。
本発明は、利得制御信号の源が切り換わることによる利得制御信号の変化や、切換回路自身のスイッチングノイズ等による出力波形の歪や異常信号の発生を抑制する効果を有するので、通信システム又は音声システムにおいて出力信号の振幅が一定となるように入力信号の振幅に応じて可変利得増幅回路の利得を制御して入力信号の変動を抑制するＡＧＣ回路として有用である。
本発明の請求項１に記載のＡＧＣ回路の実施の形態を示すブロック図である。 図１に示すＡＧＣ回路の動作を説明するための波形図である。 本発明の請求項２に記載のＡＧＣ回路の実施の形態を示すブロック図である。 本発明の請求項３に記載のＡＧＣ回路の実施の形態を示すブロック図である。 本発明の請求項４に記載のＡＧＣ回路の実施の形態を示すブロック図である。 本発明の請求項５に記載のＡＧＣ回路の実施の形態を示すブロック図である。 本発明の請求項７に記載のＡＧＣ回路の実施の形態を示すブロック図である。 図７及び図１に示すＡＧＣ回路の動作の比較を説明するための波形図である。 図７に示すＡＧＣ回路と同様の効果が得られる実施の形態を示すブロック図である。 本発明の請求項８に記載のＡＧＣ回路の実施の形態を示すブロック図である。 本発明の請求項９に記載のＡＧＣ回路の実施の形態を示すブロック図である。 本発明の請求項１０に記載のＡＧＣ回路の実施の形態を示すブロック図である。 本発明の請求項１１に記載のＡＧＣ回路の実施の形態を示すブロック図である。 本発明の請求項１２に記載のＡＧＣ回路の実施の形態を示すブロック図である。 本発明の請求項１４に記載のＡＧＣ回路の実施の形態を示すブロック図である。 図１５に示すＡＧＣ回路の動作及び図７に示すＡＧＣ回路との比較を説明するための波形図である。 本発明の請求項１５に記載のＡＧＣ回路の実施の形態を示すブロック図である。 本発明の請求項１６に記載のＡＧＣ回路の実施の形態を示すブロック図である。 本発明の請求項１７に記載のＡＧＣ回路の実施の形態を示すブロック図である。 本発明の請求項１８に記載のＡＧＣ回路の実施の形態を示すブロック図である。 本発明の請求項１９に記載のＡＧＣ回路の実施の形態を示すブロック図である。 本発明に関連するＡＧＣ回路の構成を示すブロック図である。 本発明に関連するＡＧＣ回路の動作を説明するための波形図である。 本発明に関連するＡＧＣ回路の動作を説明するための波形図である。
符号の説明
１ 可変利得増幅回路
２ 整流回路
３ 第１の電圧比較器
４ 閾値電圧入力端子
５ 第１のアップ・ダウンカウンタ
６ アップ・ダウン動作制御入力端子
７ アップカウント動作用クロック入力端子
８ ダウンカウント動作用クロック入力端子
９ 第１のＤ／Ａ変換回路
１０ 第２のアップ・ダウンカウンタ
１１ アップ・ダウン動作制御入力端子
１２ アップカウント動作用クロック入力端子
１３ ダウンカウント動作用クロック入力端子
１４ 第２のＤ／Ａ変換回路
１５ 第２の電圧比較器
１７ 直流増幅回路
１８ クロック切換回路
１９ 第１のクロック切換制御入力端子
２０ フリップフロップ
２１ 基準クロック入力端子
２２ フリップフロップ
２３ 基準クロック入力端子
２４，２５ カウント動作制御回路
２６ 第３の電圧比較器
２７ 第２のクロック切換制御入力端子
２８ フリップフロップ
２９ 基準クロック入力端子
３０ 第４の電圧比較器
３１ フリップフロップ
３２ 基準クロック入力端子
１０１ 可変利得増幅回路
１０２ 整流回路
１０３ 電圧比較器
１０４ 閾値電圧入力端子
１０５ 第１のアップ・ダウンカウンタ
１０６ アップ・ダウン動作制御入力端子
１０７ アップカウント動作用クロック入力端子
１０８ ダウンカウント動作用クロック入力端子
１０９ 第１のＤ／Ａ変換回路
１１０ 第２のアップ・ダウンカウンタ
１１１ アップ・ダウン動作制御入力端子
１１２ アップカウント動作用クロック入力端子
１１３ ダウンカウント動作用クロック入力端子
１１４ 第２のＤ／Ａ変換回路
１１５ 第２の電圧比較器
１１６ 切換回路
１１７ 直流増幅回路
Ａ 信号入力端子
Ｂ 出力信号端子
Ａ１ 信号入力端子
Ｂ１ 出力信号端子

Claims (20)

  1. 利得制御信号により制御される利得を有する可変利得増幅回路と、
    前記可変利得増幅回路の出力信号を整流する整流回路と、
    前記整流回路により整流された整流信号を予め任意に設定した電圧と比較する第１の電圧比較器と、
    前記第１の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第１のアップ・ダウンカウンタと、
    前記第１のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第１のＤ／Ａ変換回路と、
    第２の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第２のアップ・ダウンカウンタと、
    前記第２のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第２のＤ／Ａ変換回路と、
    前記第１のＤ／Ａ変換回路の出力電圧と前記第２のＤ／Ａ変換回路の出力電圧とを比較する第２の電圧比較器と、
    前記第２の電圧比較器の出力電圧のレベルに基づき前記第１のアップ・ダウンカウンタのカウント動作用クロック周波数を切り換えるクロック切換回路とを備え、
    前記第１のＤ／Ａ変換回路から出力される電圧に対応した利得制御信号を前記可変利得増幅回路に供給する
    ことを特徴とするＡＧＣ回路。
  2. 請求項１記載のＡＧＣ回路において、
    第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のレジスタを設け、
    前記第１の電圧比較器の出力電圧を第１の基準クロックの周期で前記第１のレジスタに格納し、前記第１のレジスタに格納された電圧のレベルに応じて前記第１のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、前記第１の基準クロックの周期より短い期間内における前記第１の電圧比較器の出力電圧の変化を前記第１のアップ・ダウンカウンタへ伝えない構成とする
    ことを特徴とするＡＧＣ回路。
  3. 請求項１又は２記載のＡＧＣ回路において、
    第２の電圧比較器と第２のアップ・ダウンカウンタとの間に第２のレジスタを設け、
    前記第２の電圧比較器の出力電圧を第２の基準クロックの周期で前記第２のレジスタに格納し、前記第２のレジスタに格納された電圧のレベルに応じて前記第２のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、前記第２の基準クロックの周期より短い期間内における前記第２の電圧比較器の出力電圧の変化を前記第２のアップ・ダウンカウンタへ伝えない構成とする
    ことを特徴とするＡＧＣ回路。
  4. 請求項１記載のＡＧＣ回路において、
    第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、
    前記第１のアップ・ダウンカウンタのカウント値に応じて前記第１の電圧比較器の出力電圧を前記第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにし、第２の電圧比較器と第２のアップ・ダウンカウンタとの間に第２のカウント動作制御回路を設け、前記第２のアップ・ダウンカウンタのカウント値に応じて前記第２の電圧比較器の出力電圧を前記第２のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第２のアップ・ダウンカウンタのカウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限する
    ことを特徴とするＡＧＣ回路。
  5. 請求項３記載のＡＧＣ回路において、
    第１のレジスタと第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、
    前記第１のアップ・ダウンカウンタのカウント値に応じて前記第１のレジスタの出力電圧を前記第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにし、第２のレジスタと第２のアップ・ダウンカウンタとの間に第２のカウント動作制御回路を設け、前記第２のアップ・ダウンカウンタのカウント値に応じて前記第２のレジスタの出力電圧を前記第２のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第２のアップ・ダウンカウンタのカウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限する
    ことを特徴とするＡＧＣ回路。
  6. 請求項１、２又は３記載のＡＧＣ回路において、
    第１のアップ・ダウンカウンタが、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限する機能を有するとともに、第２のアップ・ダウンカウンタが、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限する機能を有する
    ことを特徴とするＡＧＣ回路。
  7. 利得制御信号により制御される利得を有する可変利得増幅回路と、
    前記可変利得増幅回路の出力信号を整流する整流回路と、
    前記整流回路により整流された整流信号を予め任意に設定した電圧と比較する第１の電圧比較器と、
    前記第１の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第１のアップ・ダウンカウンタと、
    前記第１のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第１のＤ／Ａ変換回路と、
    第２の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第２のアップ・ダウンカウンタと、
    前記第２のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第２のＤ／Ａ変換回路と、前記第１のＤ／Ａ変換回路の出力電圧と前記第２のＤ／Ａ変換回路の出力電圧とを比較する第２及び第３の電圧比較器と、
    前記第３の電圧比較器の出力電圧のレベルに基づき前記第１のアップ・ダウンカウンタのカウント動作用クロック周波数を切り換えるクロック切換回路とを備え、
    前記第１のＤ／Ａ変換回路から出力される電圧に対応した利得制御信号を前記可変利得増幅回路に供給する
    ことを特徴とするＡＧＣ回路。
  8. 請求項７記載のＡＧＣ回路において、
    第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のレジスタを設け、
    前記第１の電圧比較器の出力電圧を第１の基準クロックの周期で前記第１のレジスタに格納し、前記第１のレジスタに格納された電圧のレベルに応じて前記第１のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、前記第１の基準クロックの周期より短い期間内における前記第１の電圧比較器の出力電圧の変化を前記第１のアップ・ダウンカウンタへ伝えない構成とする
    ことを特徴とするＡＧＣ回路。
  9. 請求項７又は８記載のＡＧＣ回路において、
    第２の電圧比較器と第２のアップ・ダウンカウンタとの間に第２のレジスタを設け、
    前記第２の電圧比較器の出力電圧を第２の基準クロックの周期で前記第２のレジスタに格納し、前記第２のレジスタに格納された電圧のレベルに応じて前記第２のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、前記第２の基準クロックの周期より短い期間内における前記第２の電圧比較器の出力電圧の変化を前記第２のアップ・ダウンカウンタへ伝えない構成とする
    ことを特徴とするＡＧＣ回路。
  10. 請求項７、８又は９記載のＡＧＣ回路において、
    第３の電圧比較器とクロック切換回路との間に第３のレジスタを設け、
    前記第３の電圧比較器の出力電圧を第３の基準クロックの周期で前記第３のレジスタに格納し、前記第３のレジスタに格納された電圧のレベルに応じて前記クロック切換回路の動作を制御し、前記第３の基準クロックの周期より短い期間内における前記第３の電圧比較器の出力電圧の変化を前記クロック切換回路へ伝えない構成とする
    ことを特徴とするＡＧＣ回路。
  11. 請求項７記載のＡＧＣ回路において、
    第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、
    前記第１のアップ・ダウンカウンタのカウント値に応じて前記第１の電圧比較器の出力電圧を前記第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにし、第２の電圧比較器と第２のアップ・ダウンカウンタとの間に第２のカウント動作制御回路を設け、前記第２のアップ・ダウンカウンタのカウント値に応じて前記第２の電圧比較器の出力電圧を前記第２のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第２のアップ・ダウンカウンタのカウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限する
    ことを特徴とするＡＧＣ回路。
  12. 請求項１０記載のＡＧＣ回路において、
    第１のレジスタと第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、
    前記第１のアップ・ダウンカウンタのカウント値に応じて前記第１のレジスタの出力電圧を前記第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにし、第２のレジスタと第２のアップ・ダウンカウンタとの間に第２のカウント動作制御回路を設け、前記第２のアップ・ダウンカウンタのカウント値に応じて前記第２のレジスタの出力電圧を前記第２のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第２のアップ・ダウンカウンタのカウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限する
    ことを特徴とするＡＧＣ回路。
  13. 請求項７、８、９又は１０記載のＡＧＣ回路において、
    第１のアップ・ダウンカウンタが、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限する機能を有するとともに、第２のアップ・ダウンカウンタが、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限する機能を有する
    ことを特徴とするＡＧＣ回路。
  14. 利得制御信号により制御される利得を有する可変利得増幅回路と、
    前記可変利得増幅回路の出力信号を整流する整流回路と、
    前記整流回路により整流された整流信号を予め任意に設定した電圧と比較する第１の電圧比較器と、
    前記第１の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第１のアップ・ダウンカウンタと、
    前記第１のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第１のＤ／Ａ変換回路と、
    第２の電圧比較器の出力電圧のレベルに応じてアップカウント動作とダウンカウント動作とを切り換える第２のアップ・ダウンカウンタと、
    前記第２のアップ・ダウンカウンタのカウント値に応じた電圧を出力する第２のＤ／Ａ変換回路と、
    前記第１のＤ／Ａ変換回路の出力電圧と前記第２のＤ／Ａ変換回路の出力電圧とを比較する第２、第３及び第４の電圧比較器と、
    前記第３及び第４の電圧比較器の出力電圧のレベルに基づき前記第１のアップ・ダウンカウンタのカウント動作用クロック周波数を切り換えるクロック切換回路とを備え、
    前記第１のＤ／Ａ変換回路から出力される電圧に対応した利得制御信号を前記可変利得増幅回路に供給する
    ことを特徴とするＡＧＣ回路。
  15. 請求項１４記載のＡＧＣ回路において、
    第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のレジスタを設け、
    前記第１の電圧比較器の出力電圧を第１の基準クロックの周期で前記第１のレジスタに格納し、前記第１のレジスタに格納された電圧のレベルに応じて前記第１のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、前記第１の基準クロックの周期より短い期間内における前記第１の電圧比較器の出力電圧の変化を前記第１のアップ・ダウンカウンタへ伝えない構成とする
    ことを特徴とするＡＧＣ回路。
  16. 請求項１４又は１５記載のＡＧＣ回路において、
    第２の電圧比較器と第２のアップ・ダウンカウンタとの間に第２のレジスタを設け、
    前記第２の電圧比較器の出力電圧を第２の基準クロックの周期で前記第２のレジスタに格納し、前記第２のレジスタに格納された電圧のレベルに応じて前記第２のアップ・ダウンカウンタのアップカウント動作とダウンカウント動作とを切り換え、前記第２の基準クロックの周期より短い期間内における前記第２の電圧比較器の出力電圧の変化を前記第２のアップ・ダウンカウンタへ伝えない構成とする
    ことを特徴とするＡＧＣ回路。
  17. 請求項１４，１５又は１６記載のＡＧＣ回路において、
    第３及び第４の電圧比較器とクロック切換回路との間に第３及び第４のレジスタを設け、前記第３の電圧比較器の出力電圧を第３の基準クロックの周期で前記第３のレジスタに格納し、前記第４の電圧比較器の出力電圧を第４の基準クロックの周期で前記第４のレジスタに格納し、前記第３及び第４のレジスタに格納された電圧のレベルに応じて前記クロック切換回路の動作を制御し、前記第３の基準クロックの周期より短い期間内における前記第３の電圧比較器の出力電圧の変化及び前記第４の基準クロックの周期より短い期間内における前記第４の電圧比較器の出力電圧の変化を前記クロック切換回路へ伝えない構成とする
    ことを特徴とするＡＧＣ回路。
  18. 請求項１４記載のＡＧＣ回路において、
    第１の電圧比較器と第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、
    前記第１のアップ・ダウンカウンタのカウント値に応じて前記第１の電圧比較器の出力電圧を前記第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにし、第２の電圧比較器と第２のアップ・ダウンカウンタとの間に第２のカウント動作制御回路を設け、前記第２のアップ・ダウンカウンタのカウント値に応じて前記第２の電圧比較器の出力電圧を前記第２のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第２のアップ・ダウンカウンタのカウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限する
    ことを特徴とするＡＧＣ回路。
  19. 請求項１７記載のＡＧＣ回路において、
    第１のレジスタと第１のアップ・ダウンカウンタとの間に第１のカウント動作制御回路を設け、
    前記第１のアップ・ダウンカウンタのカウント値に応じて前記第１のレジスタの出力電圧を前記第１のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第１のアップ・ダウンカウンタのカウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限するようにし、第２のレジスタと第２のアップ・ダウンカウンタとの間に第２のカウント動作制御回路を設け、前記第２のアップ・ダウンカウンタのカウント値に応じて前記第２のレジスタの出力電圧を前記第２のアップ・ダウンカウンタへ伝達するかまたは伝達を遮断することにより、前記第２のアップ・ダウンカウンタのカウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限する
    ことを特徴とするＡＧＣ回路。
  20. 請求項１４、１５、１６又は１７記載のＡＧＣ回路において、
    第１のアップ・ダウンカウンタが、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第１の上限値と所定の第１の下限値の範囲内に制限する機能を有するとともに、第２のアップ・ダウンカウンタが、カウント値に応じてアップカウント動作を実行させるかまたは実行を停止させるとともに、カウント値に応じてダウンカウント動作を実行させるかまたは実行を停止させることにより、カウント値を所定の第２の上限値と所定の第２の下限値の範囲内に制限する機能を有する
    ことを特徴とするＡＧＣ回路。
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