KR20190049727A - 적응 경로를 갖는 다중-경로 아날로그 프론트 엔드 - Google Patents

적응 경로를 갖는 다중-경로 아날로그 프론트 엔드 Download PDF

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KR20190049727A
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다니엘 제이. 앨렌
사우랍 싱
아니루다 사토스카
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Abstract

본 개시의 실시예들에 따라서, 처리 시스템은 복수의 처리 경로들과 제어기를 포함할 수 있다. 복수의 처리 경로들은 아날로그 입력 신호에 기초하여 제 1 디지털 신호를 생성하도록 구성된 정적 처리 경로 및 아날로그 입력 신호에 기초하여 제 2 디지털 신호를 생성하도록 구성된 동적 처리 경로를 포함할 수 있고, 동적 처리 경로의 파라미터는 상기 아날로그 입력 신호의 특성에 기초하여 결정된다. 제어기는 특성에 변화가 발생할 때 처리 시스템의 디지털 출력 신호로서 제 1 디지털 신호를 선택하고, 특성에 변화가 없는 경우에 디지털 출력 신호로서 제 2 디지털 신호를 선택하도록 구성된다.

Description

적응 경로를 갖는 다중-경로 아날로그 프론트 엔드
본 개시는 일반적으로 신호 처리 시스템들에 관한 것으로, 보다 상세하게는 다중 경로 신호 처리 시스템들에 관한 것이다.
전자 회로들에서의 다중경로 아날로그-디지털 변환기들(ADCs: analog-to-digital converters) 및 아날로그 프론트 엔드들(AFEs: analog front ends)(예를 들어, 둘 이상의 경로 ADCs/AFEs)의 사용이 알려져 있다. 예시적인 다중경로 ADC들 및 AFE들 및 다수의 전기 회로 경로들에서 이들의 사용은 Jahne 등에 의한 발명의 명칭이 "신호들의 아날로그-디지털 변환을 위한 프로세스 및 시스템(Process and System for the Analog-to-Digital Conversion of Signals)"인 미국 특허 제5,714,956호("Jahne 특허"), Knoth 등에 의한 발명의 명칭이 "디지털 데이터 스트림으로의 아날로그 오디오 신호들의 변환을 위한 장치(Apparatus for the Conversion of Analog Audio Signals to a Digital Data Stream)"인 미국 특허 제5,600,317호("Knoth 특허"), 및 Gong 등에 의한 발명의 명칭이 "오류 정정 기능이 있는 이득 범위의 아날로그-디지털 변환기(Gain Ranging Analog-to-Digital Converter with Error Correction)"인 미국 특허 제6,271,780호("Gong 특허")에 개시되어 있다. 다중경로 회로들의 사용은 하나의 경로가 작은 진폭 신호들을 처리하기 위해(예를 들어, 낮은 잡음 신호들을 처리하는 것을 위해) 최적화될 수 있는 반면, 다른 세트의 ADC 및 AFE를 갖는 다른 회로 경로는 큰 진폭 신호들(예를 들어, 더 높은 동적 범위를 허용)에 대해 최적화되므로 잡음을 줄일 수 있다.
다중 경로 ADC들/AFE들의 예제 애플리케이션은 오디오 믹싱 보드 또는 디지털 마이크로폰 시스템과 같은 오디오 시스템 애플리케이션을 위한 회로에서 이들을 사용하는 것이다. 이러한 예시적인 애플리케이션은 Jahne 특허에 개시되어 있다. 각각의 다중 회로 경로들에서 사용되는 다중 경로 ADC들/AFE들을 갖는 회로를 설계함에 있어서, 더 큰 신호 스윙(예를 들어, 더 큰 스케일 진폭들 사이에서 신호의 스윙을 허용)과 낮은 잡음을 허용하는 것 사이에 트레이드오프가 존재할 수 있다. 더욱이, 다중경로 ADC들/AFE들은 높은 동적 범위 신호 디지털화를 제공할 수 있고, 주어진 입력 전력에 대해 더 높은 동적 범위와 일반적인 방법으로 가능할 수 있는 것보다 더 적은 전체 영역을 갖는다. 즉, 다중 경로 ADC들/AFE들은 각각의 경로에 제공되는 신호의 유형(예를 들어, 크고 작은 신호들)마다 별도의 최적화를 허용함으로써 전체 회로에서 전력 소모를 줄이고 면적을 덜 소비하며 다른 설계 비용을 절감할 수 있다.
본 개시의 교시에 따르면, 다중 AFE/ADC 경로의 구현과 관련된 특정 단점들 및 문제점들이 감소되거나 제거될 수 있다.
본 개시의 실시예들에 따르면, 처리 시스템은 복수의 처리 경로들 및 제어기를 포함할 수 있다. 복수의 처리 경로들은 아날로그 입력 신호에 기초하여 제 1 디지털 신호를 생성하도록 구성된 정적 처리 경로 및 아날로그 입력 신호에 기초하여 제 2 디지털 신호를 생성하도록 구성된 동적 처리 경로를 포함할 수 있고, 동적 처리 경로의 파라미터는 상기 아날로그 입력 신호의 특성에 기초하여 결정된다. 제어기는 특성에 변화가 발생할 때 처리 시스템의 디지털 출력 신호로서 제 1 디지털 신호를 선택하고, 특성에 변화가 없는 경우에 디지털 출력 신호로서 제 2 디지털 신호를 선택하도록 구성된다.
본 개시의 이들 및 다른 실시예들에 따르면, 방법은 정적 처리 경로를 갖는 아날로그 입력 신호에 기초하여 제 1 디지털 신호를 생성하는 단계, 동적 처리 경로를 갖는 아날로그 입력 신호에 기초하여 제 2 디지털 신호를 생성하는 단계로서, 상기 동적 처리 경로의 파라미터는 상기 아날로그 입력 신호의 특성에 기초하여 결정되는, 상기 제 2 디지털 신호를 생성하는 단계, 및 특성에 변화가 발생할 때 처리 시스템의 디지털 출력 신호로서 제 1 디지털 신호를 선택하고, 특성에 변화가 없는 경우에 디지털 출력 신호로서 제 2 디지털 신호를 선택하는 단계를 포함할 수 있다.
본 개시의 기술적 장점들은 본원에 포함된 도면들, 설명 및 청구 범위들로부터 당업자에게 용이하게 명백할 수 있다. 상기 실시예들의 목적들 및 장점들은 적어도 청구항들에서 특별히 지적된 요소들, 특징들 및 조합들에 의해 실현되고 달성될 것이다.
전술한 일반적인 설명 및 다음의 상세한 설명은 모두 설명적인 예이며, 본 개시에 기재된 청구 범위들을 제한하지 않는다는 것을 이해해야한다.
본 발명의 실시예들 및 그 이점들에 대한보다 완전한 이해는 첨부된 도면들과 관련하여 취해진 다음의 설명을 참조함으로써 얻어질 수 있고, 동일한 도면 부호들은 동일한 특징을 나타낸다.
도 1은 본 개시의 실시예들에 따라 예시적인 신호 처리 시스템의 선택된 구성요소들의 블록도;
도 2는 본 개시의 실시예들에 따라 디지털 신호를 생성하기 위해 아날로그 신호를 처리하기 위한 집적 회로의 선택된 구성요소들의 블록도; 및
도 3은 본 개시의 실시예들에 따라 아날로그 프론트 엔드 및 아날로그-디지털 변환기들의 예시적인 실시예들의 선택된 구성요소들을 도시하는 도 2의 집적 회로의 선택된 구성요소들의 블록도.
도 1은 본 개시의 실시예들에 따라 예시적인 신호 처리 시스템(100)의 선택된 구성요소들의 블록도를 도시한다. 도 1에 도시된 바와 같이, 신호 처리 시스템(100)은 아날로그 신호 소스(101), 집적 회로(IC)(105) 및 디지털 오디오 처리기(109)를 포함할 수 있다. 아날로그 신호 소스(101)는 예를 들어 아날로그 입력 신호(ANALOG_IN)와 같은 아날로그 전기 신호를 생성하도록 구성된 임의의 시스템, 디바이스 또는 장치를 포함할 수 있다. 예를 들어, 신호 처리 시스템(100)이 처리 시스템인 실시예들에서, 아날로그 신호 소스(101)는 마이크로폰 변환기를 포함할 수 있다.
집적 회로(105)는 버스를 통한 디지털 처리기(109)로의 전송을 위해 디지털 출력 신호(DIGITAL_OUT) 및 조건 디지털 출력 신호(DIGITAL_OUT)를 생성하기 위해 아날로그 입력 신호(ANALOG_IN)를 처리하도록 구성된 임의의 적절한 시스템, 디바이스 또는 장치를 포함할 수 있다. 일단 디지털 출력 신호(DIGITAL_OUT)로 변환되면, 신호는 동일한 거리에 걸쳐 아날로그 전송과 비교하여 잡음에 영향을 받지 않고 상당히 먼 거리를 통해 전송될 수 있다. 일부 실시예들에서, 집적 회로(105)는 아날로그 신호 소스(101)에 근접하여 배치되어, 아날로그 신호 소스(101)와 집적 회로(105) 사이의 아날로그 라인의 길이가 상대적으로 짧아서 아날로그 입력 신호(ANALOG_IN)을 캐리하는 아날로그 출력 라인에서 픽업될 수 있는 잡음의 양을 최소화하도록 보장할 수 있다. 예를 들어, 일부 실시예들에서, 아날로그 신호 소스(101) 및 집적 회로(105)는 동일한 기판 상에 형성될 수 있다. 다른 실시예들에서, 아날로그 신호 소스(101) 및 집적 회로(105)는 동일한 집적 회로 패키지 내에 패키징 된 상이한 기판들 상에 형성될 수 있다.
디지털 처리기(109)는 디지털 시스템에서의 사용을 위해 디지털 출력 신호를 처리하도록 구성된 임의의 적절한 시스템, 디바이스 또는 장치를 포함할 수 있다. 예를 들어, 디지털 처리기(109)는 마이크로 처리기, 마이크로 컨트롤러, 디지털 신호 처리기(DSP), 주문형 집적 회로(ASIC), 또는 프로그램 명령들 및/또는 디지털 출력 신호(DIGITAL_OUT)와 같은 프로세스 데이터를 해석 및/또는 실행하도록 구성된 임의의 다른 디바이스를 포함할 수 있다.
신호 처리 시스템(100)은 디지털 신호를 생성하기 위해 아날로그 신호를 처리하는 것이 요구되는 임의의 애플리케이션에 사용될 수 있다. 따라서, 일부 실시예들에서, 신호 처리 시스템(100)은 아날로그 신호들(예를 들어, 마이크로폰)을 마이크로폰에 입사하는 사운드를 나타내는 디지털 신호들로 변환하는 오디오 디바이스에 통합될 수 있다. 다른 예로서, 신호 처리 시스템(100)은 무선 주파수 아날로그 신호를 디지털 신호들로 변환하기 위해 무선 주파수 디바이스(예를 들어, 이동 전화)와 통합될 수 있다.
도 2는 본 개시의 실시예들에 따라서, 집적 회로(105)의 선택된 구성요소들의 블록도를 도시한다. 도 2에 도시된 바와 같이, 집적 회로(105)는 둘 이상의 처리 경로들(201a 및 201b)(본원에서 개별적으로 처리 경로(201)들 및 집합적으로 처리 경로들(201)로 언급될 수 있는)을 포함할 수 있고, 각 처리 경로(201)는 각각의 AFE(203)(예를 들어, AFE(203a), AFE(203b)) 및 각각의 ADC(예를 들어, ADC(215a), ADC(215b))를 포함할 수 있다. AFE(203)는 단일 종단 신호(single-ended signal), 차동 신호 또는 임의의 다른 적절한 아날로그 신호 포맷의 수신을 허용할 수 있는 하나 이상의 입력 라인들을 통해 아날로그 입력 신호(ANALOG_IN)를 수신할 수 있고, ADC(215)에 의한 처리를 위해 아날로그 입력 신호(ANALOG_IN)를 컨디셔닝하도록 구성된 임의의 적절한 시스템, 디바이스 또는 장치를 포함할 수 있다. AFE들(203a 및 203b)의 예시적인 실시예들에 대한 선택된 구성요소들은 도 3과 관련하여 이하에서 더 상세히 논의된다. 각각의 AFE(203)의 출력은 하나 이상의 출력 라인들 상의 각각의 ADC(215)에 전달될 수 있다.
ADC(215)는 그 입력에서 수신된 아날로그 신호를 아날로그 입력 신호(ANALOG_IN)를 나타내는 디지털 신호로 변환하도록 구성된 임의의 적절한 시스템, 디바이스 또는 장치를 포함할 수 있다. ADC(215) 자체는 ADC(215)의 기능을 수행하기 위한 하나 이상의 구성요소들(예를 들어, 델타-시그마 변조기, 데시메이터 등)를 포함할 수 있다. ADC들(215a 및 215b)의 예시적인 실시예들에 대한 선택된 구성요소들은 도 3과 관련하여 이하에서 더 상세히 논의된다.
멀티플렉서(227)는 각 처리 경로(201)로부터 각각의 디지털 신호를 수신할 수 있고, 제어기(220)에 의해 생성되고 제어기(220)로부터 전달된 제어 신호에 기초하여 디지털 신호들 중 하나를 디지털 출력 신호(DIGITAL_OUT)로서 선택할 수 있다.
드라이버(219)는 ADC(215)에 의해 출력된 디지털 신호(DIGITAL_OUT)를 수신할 수 있고, 버스를 통해 디지털 처리기(109)로의 전송을 위해 디지털 출력 신호(DIGITAL_OUT)를 생성하는 프로세스에서 그러한 디지털 신호(예를 들어, AES/EBU(Audio Engineering Society/European Broadcasting Union), S/PDIF(Sony/Philips Digital Interface Format))를 컨디셔닝하도록 구성된 임의의 적절한 시스템, 디바이스 또는 장치를 포함할 수 있다. 도 2에서, 디지털 출력 신호(DIGITAL_OUT)를 수신하는 버스는 단일 종단(single-ended)으로 도시된다. 일부 실시예들에서, 드라이버(219)는 차동 디지털 출력 신호(107)를 생성할 수 있다.
제어기(220)는 디지털 출력 신호(DIGITAL_OUT)로서 다양한 처리 경로(201)에 의해 출력된 디지털 신호들 중 하나를 선택하기 위한 임의의 적절한 시스템, 디바이스 또는 장치를 포함할 수 있다. 일부 실시예들에서, 제어기(220)는 아날로그 입력 신호(ANALOG_IN) 또는 이들 신호의 미분의 크기에 기초하여 그러한 선택을 할 수 있다. 예를 들어, 제어기(22)는 특성 처리 경로(예를 들어, 처리 경로(201a)가 선택된다면 아날로그 입력 신호(ANALOG_IN)의 신호 미분(예를 들어, 도 3에 더 상세히 도시된 바와 같은 델타-시그마 변조기(308a)의 출력)이 디지털 출력 신호(DIGITAL_OUT)의 클리핑(clipping) 또는 다른 왜곡을 유발할 가능성이 있는지 아닌지 여부를 결정할 수 있는 과부하 검출기(221)를 포함할 수 있다. 특정 처리 경로(예를 들어, 처리 경로(201a))가 선택되면, 디지털 출력 신호(DIGITAL_OUT)의 클리핑 또는 다른 왜곡이 발생할 가능성이 있는 경우, 제어기(220)의 상태 머신(225)는 다른 처리 경로(예를 들어, 처리 경로(201b) 가 선택되도록 제어 신호를 생성할 수 있다. 추가의 설명을 위해, 일부 실시예들에서, 처리 경로(201a)는 아날로그 입력 신호(ANALOG_IN)의 낮은 진폭들에 적합한 경로일 수 있고, 따라서 높은 신호 이득을 가질 수 있는 반면, 처리 경로(201b)는 아날로그 입력 신호(ANALOG_IN)의 높은 진폭들에 적합한 경로일 수 있고, 따라서 낮은 신호 이득을 가질 수 있다. 따라서, 아날로그 입력 신호(ANALOG_IN) 또는 그 파생 신호가 처리 경로(201a)가 선택될 때 디지털 출력 신호(DIGITAL_OUT)가 클리핑 또는 다른 왜곡을 겪을 수 있는 조건을 나타내는 임계값보다 큰 경우, 과부하 검출기(221)는 이러한 조건을 검출하고, 처리 경로(201b)에 의해 생성된 디지털 신호를 디지털 출력 신호(DIGITAL_OUT)로서 선택하기 위해 제어 신호를 생성할 수 있다.
동작시, 처리 경로(201a)는 처리 경로(201a)의 하나 이상의 파라미터들이 본 개시의 다른 부분에서보다 상세히 기술된 바와 같이 아날로그 입력 신호(ANALOG_IN)의 하나 이상의 특성들에 기초하여 가변적일 수 있는 동적 처리 경로일 수 있다. 더욱이, 처리 경로(201b)는 아날로그 입력 신호(ANALOG_IN)의 하나 이상의 특성들에 관계없이 처리 경로(201b)의 유사한 파라미터들이 실질적으로 고정된 상태로 유지될 수 있다는 점에서 정적 처리 경로일 수 있다. 이러한 하나 이상의 파라미터들은 처리 경로(201a)의 이득, 처리 경로(201a)의 대역폭, 처리 경로(201a)의 필터 구성 이득, 처리 경로(201a)의 잡음 플로어, 처리 경로(201a)의 왜곡 및 처리 경로(201a)에 의해 소모되는 전력을 포함할 수 있다. 이러한 아날로그 입력 신호(ANALOG_IN)의 하나 이상의 특성들은 아날로그 입력 신호(ANALOG_IN)의 크기, 아날로그 입력 신호(ANALOG_IN)의 스펙트럼 성분(spectral content), 아날로그 입력 신호(ANALOG_IN)의 잡음 플로어, 아날로그 입력 신호(ANALOG_IN)의 왜곡, 아날로그 입력 신호(ANALOG_IN)의 신호대 잡음비 및 아날로그 입력 신호(ANALOG_IN)의 필요한 분해능을 포함할 수 있다.
이를 위해, 제어기(220)는 아날로그 입력 신호(ANALOG_IN) 또는 그 파생 신호(예를 들어, ADC(215b) 내에서 생성된 신호)의 진폭을 검출하고, 이러한 진폭을 나타내는 신호를 상태 머신(225)에 전달할 수 있는 레벨 검출기(223)를 포함할 수 있고, 아날로그 입력 신호(ANALOG_IN)로부터 도출된 디지털 신호를 분석하거나 다른 방식으로 처리하여 그 크기 이외의 아날로그 입력 신호(ANALOG_IN)의 하나 이상의 특성들을 결정하고 이러한 진폭을 나타내는 신호를 상태 머신(225)에 전달할 수 있는 입력 신호 분석 블록(228)을 또한 포함할 수 있다. 그러한 특성들에 기초하여, 제어기(220)의 상태 머신(225)은 아날로그 입력 신호(ANALOG_IN)의 하나 이상의 특성들에 기초하여 처리 경로(201a)의 하나 이상의 파라미터들을 설정하기 위해 처리 경로(201a)의 하나 이상의 구성요소들에 파라미터 제어 신호를 발행할 수 있다.
또한, 제어기(220)의 상태 머신(225)은 아날로그 입력 신호(ANALOG_IN)의 특성에 변화가 발생하는 경우 처리 경로(201b)에 의해 생성된 디지털 신호를 디지털 출력 신호(DIGITAL_OUT)로서 선택하고(이에 따라, 특성의 변화에 응답하여 처리 경로(201a)의 하나 이상의 파라미터들에 대응하는 변화가 이루어짐) 아날로그 입력 신호(ANALOG_IN)의 특성에 변화가 없는 경우 처리 경로(201a)에 의해 생성된 디지털 신호를 디지털 출력 신호(DIGITAL_OUT)로서 선택하도록 구성될 수 있다. 따라서, 아날로그 입력 신호(ANALOG_IN)의 특성에 변화가 발생하여, 특성의 변화에 응답하여 처리 경로(201a)의 하나 이상의 파라미터들에 대응하는 변화가 이루어지면, 제어기(220)는 디지털 출력 신호(DIGITAL_OUT)를 생성하기 위해 정적 처리 경로(201b)를 선택할 수 있어서, 청취자가 디지털 출력 신호(DIGITAL_OUT)를 생성하기 위해 가변 파라미터들을 갖는 처리 경로가 사용된 경우에 발생할 수 있는 오디오 아티팩트들의 영향을 받지 않을 수 있다. 따라서, 아날로그 입력 신호(ANALOG_IN)의 하나 이상의 특성들이 변화함에 따라, 동적 처리 경로(201a)의 하나 이상의 파라미터들은(예를 들어, 전력 소모를 최소화하면서 신호 품질을 최대화하기 위해) 성능, 전력 및/또는 다른 속성에 대해 최적화될 수 있다.
동적 처리 경로(201a)의 파라미터의 변화로 인해 발생하는 오디오 아티팩트들의 발생을 최소화하기 위해, 제어기(220)는 오직동적 처리 경로(201a)의 파라미터에서의 변화의 임의의 과도 효과들이 안정화된 후에만 정적 처리 경로(201b)에 의해 생성된 디지털 신호로부터 디지털 출력 신호(DIGITAL_OUT)로서의 선택을 동적 처리 경로(201a)에 의해 생성된 디지털 신호로 디지털 출력 신호(DIGITAL_OUT)로서의 선택을 변화시키도록 구성될 수 있다. 예를 들어, 일부 실시예들에서, 이러한 과도 효과들이 안정화 되도록 보장하기 위해, 제어기(220)는 동적 처리 경로(201a)의 파라미터가 변경된 후 시간의 경과에 응답하여 정적 처리 경로(201b)에서 동적 처리 경로(201a)로 전환할 수 있다.
도 3은 본 개시의 실시예들에 따라 AFE들(203) 및 ADC들(215)의 예시적인 실시예들의 선택된 구성요소들을 도시하는 집적 회로(105)의 선택된 구성요소들의 블록도를 도시한다. 도 3에 도시된 바와 같이, 처리 경로(201a)의 아날로그 프론트 엔드(203a)는 고-이득 증폭기들에 대해 종종 골칫거리인 직류 오프셋들 또는 바이어스들을 제거하기 위해 아날로그 입력 신호(ANALOG_IN)를 고역 통과 필터링 하고, 비-반전 증폭기(304)로 그러한 필터링된 신호를 출력하도록 구성된 고역 통과 필터(302)를 포함할 수 있다. 비-반전 증폭기(304)는 비-반전 이득에 의해 아날로그 입력 신호(ANALOG_IN)를 증폭하고 그러한 증폭된 아날로그 신호를 ADC(215a)에 전달할 수 있다. 일부 실시예들에서, 고역 통과 필터(302)는 AFE(203a), AFE(203b), ADC(215a) 및 ADC(215b) 중 하나 이상과 동일한 집적 회로 상에 형성될 수 있다. 처리 경로(201a)에는 고역 통과 필터(302)가 존재하지만 처리 경로(201b)에는 존재하지 않기 때문에, 처리 경로(201)는 각각 아날로그 입력 신호(ANALOG_IN)에 대해 상이한 주파수 응답을 가질 수 있다.
또한, 도 3에 도시된 바와 같이, 처리 경로(201b)의 아날로그 프론트 엔드(203b)는 반전 이득에 의해 아날로그 입력 신호(ANALOG_IN)를 증폭하고 그러한 증폭된 아날로그 신호를 ADC(215b)에 전달할 수 있는 반전 증폭기(306)를 포함할 수 있다. 일부 실시예들에서, 반전 증폭기(306)는 아날로그 입력 신호(ANALOG_IN)에 1보다 작은 승법 이득을 적용하도록 구성될 수 있다. 일반적으로 낮은-잡음 시스템에서 신호 손실이 회피되어야한다는 일반적인 통념에도 불구하고, 더 높은 진폭 신호들을 감쇠시킴으로써, 아날로그 입력 신호(ANALOG_IN)에 대한 더 큰 동적 범위가 달성될 수 있다. 이들 및 다른 실시예들에서, 도 3에 도시되지는 않았지만, 반전 증폭기(306)는 필터링되지 않은 아날로그 입력 신호(ANALOG_IN) 대신 고역 통과 필터(302)의 출력을 수신할 수 있다.
비록 전술한 AFE들(203a 및 203b)이 비-반전 이득 및 반전 이득을 각각 갖는 것으로 설명되었지만, 각각의 처리 경로들(201)은 대략 동일한 누적 이득을 가질 수 있다. 당업자는 ADC(215a) 또는 ADC(215b) 중 하나에서 음의 부호를 갖는 디지털 이득을 간단히 적용하는 것은 AFE들(203)의 이득들의 반대 극성들을 무효화할 것임을 이해할 수 있다.
도 3에 도시된 바와 같이, 각각의 ADC(215)는 각각의 델타-시그마 변조기(308)(예를 들어, 델타-시그마 변조기들(308a 및 308b)), 각각의 디지털 이득 요소(310)(예를 들어, 디지털 이득 요소들(310a 및 310b), 각각의 고역 통과 필터들(312)(예를 들어, 고역 통과 필터들(312a 및 312b))을 포함할 수 있다. 각 델타-시그마 변조기(308)는 아날로그 신호를 대응하는 디지털 신호로 변조하도록 구성될 수 있다. 당 업계에 공지된 바와 같이, 각 델타-시그마 변조기(308)는 각각의 변조기(316)(예를 들어, 변조기들(316a, 316b)) 및 데시메이터(318)(예를 들어, 데시메이터(318a, 318b))를 포함할 수 있다. 각 디지털 이득 요소(310)는 그 관련된 델타-시그마 변조기(308)에 의해 생성된 디지털 신호에 이득을 적용할 수 있다. 각 고역 통과 필터(312)는 디지털 신호에 존재하는 임의의 직류 오프셋들을 필터링하기 위해 그 관련 디지털 이득 요소에 의해 생성된 디지털 신호를 고역 통과 필터링할 수 있다. 고역 통과 필터(312b)는 AFE(203a)에 존재하는 고역 통과 필터(302)를 보상할 수 있다.
또한, ADC(215a)는 처리 경로(201a)와 처리 경로(201b) 사이의 임의의 신호 레이턴시들(signal latencies)을 매칭시키는 레이턴시 매칭 요소(latency matching element)(314)를 포함할 수 있는 반면, ADC(215b)는 처리 경로(201a)와 처리 경로(201b) 사이의 임의의 위상 오프셋을 설명하기 위해 위상 매칭 요소(317)를 포함할 수 있다. 예를 들어, 위상 매칭 요소(317)는 처리 경로(201a) 및 처리 경로 (201b) 중 적어도 하나의 지연을 변화시킴으로써 처리 경로들(201a 및 201b) 사이의 임의의 위상 불일치를 동적으로 보상할 수 있다. 일부 실시예들에서, 위상 매칭 요소(317)는 고역 통과 필터를 포함할 수 있다.
일부 실시예들에서, 비-반전 증폭기(304)의 이득의 크기는 반전 증폭기(306)의 이득의 크기보다 실질적으로 더 크다(예를 들어, 제조 공차보다 훨씬 더 크게, 하나 또는 그 이상의 차수). 또한, 이들 및 다른 실시예들에서, 디지털 이득 요소(310b)의 크기는 디지털 이득 요소(310a)의 이득의 크기보다 실질적으로 더 클 수있다(예를 들어, 제조 공차보다 훨씬 더 크게, 하나 또는 그 이상의 차수). 결과적으로, 이러한 실시예들에서, 반전 증폭기(306)의 이득의 크기와 디지털 이득 요소(310b)의 이득의 크기의 곱과 동일한 제 1 경로 이득은 비-반전 증폭기(304)의 이득의 크기와 디지털 이득 요소(310a)의 이득의 곱과 동일한 제 2 경로 이득과 실질적으로 동일할 수 있다(예를 들어, 제조 허용 오차 내). 특정 예로서, 일부 실시예들에서, 반전 증폭기(306)의 반전 이득은 약 -6 데시벨일 수 있고, 비-반전 증폭기(304)의 비-반전 이득은 약 20 데시벨일 수 있고, 디지털 이득 요소(310a)의 이득은 약 -26 데시벨일 수 있고, 디지털 이득 요소(310b)의 이득은 대략 0 데시벨일 수 있다.
따라서, 각각의 처리 경로(201)는 아날로그 입력 신호(ANALOG_IN)의 특정 진폭을 처리하도록 적용될 수 있다. 예를 들어, AFE(203a)는 비-반전 증폭기(304)는 사실상 무한 입력 저항을 가질 수 있기 때문에 낮은 신호 진폭들을 처리하는 데 적합할 수 있고, 반전 증폭기(306)와 비교하여 상대적으로 낮은 레벨의 입력-기준 잡음을 가질 수 있고, 그것의 더 큰 이득은 더 작은 신호들의 효과적인 처리를 허용할 수 있지만, AFE(203a)의 특성들은 더 높은 진폭에 적합하지 않을 수 있다. 비-반전 증폭기(304)의 높은 입력 저항은 (고역 통과 필터들을 구현하기 위한 종래의 접근법들에 비해) 고역 통과 필터(302)에 대한 더 작은 커패시터 영역의 사용을 용이하게 할 수 있고, 따라서 비-반전 증폭기(304), 반전 증폭기(306), ADC(215a) 및/또는 ADC(215b)와 동일한 집적 회로에 고역 통과 필터(302)의 회로의 집적을 허용할 수 있다. 또한, 회로를 단일 집적 회로에 집적하는 능력은 제어기(220)에 의한 처리 경로들(201) 사이의 스위칭을 위한 자극의 중앙 제어를 가능하게 할 수 있고, 처리 경로들(201) 사이의 실제 스위칭 및 전이에 대한 보다 직접적인 타이밍 제어를 가능하게 할 수 있다. 예를 들어, 회로가 단일 집적 회로에 통합되기 때문에, 레벨 검출기(223)는 ADC(215b)의 출력을 수신하는 것이 아니라 입력 신호로서 델타-시그마 변조기(308b)의 출력을 수신할 수 있다.
반면에, AFE(203b)는 보다 높은 신호 진폭들을 처리하는 데 적합할 수 있는데, 그 낮은 이득은 신호 클리핑의 가능성을 감소시킬 것이고, 종래의 접근법들에 비해 아날로그 입력 신호(ANALOG_IN)에 대해 더 큰 동적 범위를 제공할 수 있다.
도 3에 도시된 바와 같이, 비-반전 증폭기(304)의 아날로그 이득 및 디지털 이득 요소(310a)의 디지털 이득은 제어기(220)의 상태 머신(225)으로부터 전달된 이득 제어 신호들에 응답하여 가변적일 수 있다. 아날로그 입력 신호(ANALOG_IN)의 특성들에서의 변화에 응답하여 동적 처리 경로(201a)의 파라미터들을 수정하는 예로서, 상태 머신(225)은 아날로그 입력 신호(ANALOG_IN)의 크기의 변화에 응답하여 비-반전 증폭기(304)의 아날로그 이득 및 디지털 이득 요소(310a)의 디지털 이득을 변경할 수 있다. 따라서, 아날로그 입력 신호(ANALOG_IN)의 크기의 변화에 응답하여, 제어기(220)는 동적 처리 경로(201a)로부터 정적 처리 경로(201b)로 선택을 전환할 수 있고, 아날로그 입력 신호(ANALOG_IN)의 크기에 따라 비-반전 증폭기(304)의 아날로그 이득 및 디지털 이득 요소(310a)의 디지털 이득 최적화할 수 있고, 그 후 정적 처리 경로 201b)로부터 동적 처리 경로(201a)로 선택을 전환하여 최적화된 파라미터들을 이용할 수 있다. 동적 처리 경로(201a)에 대한 이득 최적화의 일부 예시들은 제한없이 다음을 포함할 수 있다: (a) 비-반전 증폭기(304)의 아날로그 이득 및 디지털 이득 요소(310a)의 디지털 이득을 설정하여 아날로그 입력 신호(ANALOG_IN)에 대한 이력 최대 크기를 수용하고, (b) 일정 기간 동안 발생하는 아날로그 입력 신호(ANALOG_IN)에 대한 최대 크기를 수용하도록 비-반전 증폭기(304)의 아날로그 이득 및 디지털 이득 요소(310a)의 디지털 이득을 설정하고; (c) 비-반전 증폭기(304)의 아날로그 이득 및 디지털 이득 요소(310a)의 디지털 이득을 설정하여 아날로그 입력 신호(ANALOG_IN)에 대한 크기(예를 들어, 제곱 평균 제곱근 값)에 관한 일부 메트릭의 배수를 수용하고, (d) 비-반전 증폭기(304)의 아날로그 이득 및 아날로그 입력 신호(ANALOG_IN)의 동역학에 기초하여 디지털 이득 요소(310a)의 디지털 이득을 연속적으로 조정하고, (e) 디지털 출력 신호(DIGITAL_OUT)가 작은 시간 비율보다 작은 정적 처리 경로(201b)로부터 유도되도록, 비-반전 증폭기(304)의 아날로그 이득 및 디지털 이득 요소(310a)의 디지털 이득을 설정하는 것.
명료성 및 설명의 목적들을 위해, 도 3은 아날로그 입력 신호(ANALOG_IN)의 크기의 함수로서 동적 처리 경로(201a)의 제어 가능한 파라미터로서 아날로그 이득 및 디지털 이득을 나타낸다. 그러나, 다른 실시예들에서, 동적 처리 경로(201a)의 하나 이상의 다른 파라미터들은 아날로그 입력 신호(ANALOG_IN)의 하나 이상의 다른 특성들의 함수로서 제어 가능할 수 있다. 실시예들은 다음을 포함하지만 이에 한정되지는 않는다: (a) 아날로그 입력 신호(ANALOG_IN)의 스펙트럼 성분의 함수로서 동적 처리 경로(201a)의 대역폭을 제어하고, (b) 아날로그 입력 신호(ANALOG_IN)의 스펙트럼 성분의 함수로서 동적 처리 경로(201a)의 필터 이득(예를 들어, 고역 통과 필터(302), 고역 통과 필터(312a) 및/또는 레이턴시 매칭 필터(314)의 이득)을 제어하고, (c) 아날로그 입력 신호(ANALOG_IN)의 잡음 플로어(noise floor)의 함수로서 동적 처리 경로(201a)의 잡음 플로어를 제어(예를 들어, 전력 소비를 증가 또는 감소시킴으로써)하고, (d) 아날로그 입력 신호(ANALOG_IN)에 존재하는 왜곡의 함수로서 동적 처리 경로(201a)에 의해 유도된 왜곡을 제어(예를 들어, 전력 소비를 증가 또는 감소시킴으로써)하고, (e) 아날로그 입력 신호(ANALOG_IN)의 필요한 분해능(예를 들어, 다운스트림 처리 구성요소들에 의해 필요한 분해능)의 함수로서 동적 처리 경로(201b)에 의해 소모되는 전력.
제 1 경로 이득 및 제 2 경로 이득을 일치시키는 설계자의 최선의 노력에도 불구하고, 프로세스 변화들, 온도 변화들, 제조 허용 오차 및/또는 다른 변화들은 제 1 경로 이득 및 제 2 경로 이득을 동일하지 않게 할 수 있다. 이러한 경로 이득들이 동일하지 않을 때 경로들 간의 스위칭이 발생하면, 2개의 이득 레벨들 사이의 디지털 출력 신호의 크기의 순간적이고 불연속적인 변화로 인해 신호 아티팩트들이 발생할 수 있다. 예를 들어, 오디오 신호들에서, 그러한 아티팩트들은 오디오 신호들로부터 생성된 어쿠스틱 사운드에서 사람이 인지할 수 있는 "팝" 또는 "클릭"을 포함할 수 있다.
일부 실시예들에서, ADC(215a)의 디지털 출력 신호와 ADC(215b)의 디지털 출력 신호 사이에서 또는 그 반대로 선택을 전환할 때, 그러한 아티팩트들의 발생을 감소 또는 제거하기 위해, 제어기(220)는 처리 경로들(201) 중 하나 또는 둘 모두에 추가 이득을 프로그램하여 제 1 경로 이득 및 제 2 경로 이득의 차이를 보상할 수 있다. 이러한 추가적인 이득 계수는 제 1 경로 이득 및 제 2 경로 이득을 동일하게 할 수 있다. 예시하기 위해, 제어기(220)는 처리 경로(201a)의 제 1 경로 이득과 처리 경로(201b)의 제 2 경로 이득 사이의 차이의 크기(예를 들어, 의도적 차이 또는 비의도적 불일치)를 나타내는 스케일 계수를 결정할 수 있다. 제어기는 각 처리 경로의 디지털 출력 신호들을 아날로그 입력 신호(ANALOG_IN) 또는 그 파생 값과 비교함으로써 제 1 경로 이득 및 제 2 경로 이득을 결정할 수 있다. 그러한 디지털 출력 신호들이 고역 통과 필터(예를 들어, 고역 통과 필터(312))에 의해 필터링된 경우, 신호들 간의 직류 오프셋은 효과적으로 필터링 될 수 있고, 이는 상대적인 경로 이득들을 정확하게 계산하는 데 필요할 수 있다. 제어기(220)는 제 1 경로 이득 및 제 2 경로 이득의 평균 제곱 평균(root mean square average) 및 상기 제 1 경로 이득과 상기 제 2 경로 이득 간의 최소 제곱 평균 추정치 중 하나를 계산함으로써 스케일 계수를 결정할 수 있다. ADC(215a)에 의해 생성된 제 1 디지털 신호와 ADC(215b)에 의해 생성된 제 2 디지털 신호 사이에서 선택을 전환(또는 그 반대로)하기 전에, 제어기(220)는 스케일 팩터에 의해 지시 된 이득 차이를 보상하기 위해 처리 경로들(201) 중 하나에 추가 이득을 프로그램할 수 있다. 예를 들어, 제어기(220)는 적절한 경우 이득 계수의 역수 또는 이득 계수의 역수(예를 들어, 1/이득 계수)와 동일한 이득을 적용함으로써 제 1 경로 이득 및 제 2 경로 이득 중 하나 또는 둘 모두를 교정할 수 있다. 그러한 스케일링은 디지털 이득들(310)의 하나 또는 둘 모두를 수정함으로써 수행될 수 있다. 일부 실시예들에서, 제어기(220)는 디지털 출력 신호(DIGITAL_OUT)로서 선택되지 않은 디지털 신호의 처리 경로(201)에 부가적인 이득을 적용할 수 있다. 예를 들어, 제어기(220)는 ADC(215b)의 디지털 신호가 디지털 출력 신호(DIGITAL_OUT)로서 선택될 때 처리 경로(201a)에 부가적인 이득을 적용할 수 있고, ADC(215a)의 디지털 신호가 디지털 출력 신호(DIGITAL_OUT)로서 선택될 때 처리 경로(201b)에 부가적인 이득을 적용할 수 있다.
일부 실시예들에서, 일단 처리 경로(201)의 경로 이득에 적용된 부가적인 이득은, 부가적인 이득을 제한하고 부가적인 이득의 계상 내의 임의의 누적 바이어스를 보상하기 위해 일정 지속 시간에 걸쳐 1의 인수에 접근하거나 "누설(leak)"하도록 허용될 수 있다. 부가적인 이득이 단일성으로 유출되는 것을 허용하기 위해 이 단계를 수행하지 않으면, 경로들 간의 다중 스위칭 이벤트들은 단일 이득과 다른 경우 부가적인 이득이 다중 경로의 출력에 영향을 미치고 무제한 방식으로 이득 계수를 증가 또는 감소시킬 수 있으며, 따라서 스케일링 인자의 계산에 영향을 미친다.
일부 실시예들에서, ADC(215a)의 디지털 신호로부터 ADC(215b)의 디지털 신호(또는 그 반대)로의 디지털 출력 신호(DIGITAL_OUT)의 전환 선택은 실질적으로 즉시 일어날 수 있다. 그러나, 일부 실시예들에서, 디지털 출력 신호(DIGITAL_OUT)의 선택을 ADC(215a)의 디지털 신호로부터 ADC(215b)의 디지털 신호로(또는 그 반대로) 전환할 때 아티팩트들이 발생하는 것을 감소 또는 제거하기 위해, 제어기(220) 및 멀티플렉서(227)는 디지털 출력 신호(DIGITAL_OUT)를 제 1 디지털 신호로부터 제 2 디지털 신호로 연속적으로 또는 단계적으로 전이하여, 그러한 전이 동안, 디지털 출력 신호(DIGITAL_OUT)가 제 1 디지털 신호 및 제 2 디지털 신호의 가중 평균이고, 여기서 제 1 디지털 신호의 가중치에 대한 제 2 디지털 신호의 가중치는 전이 중에 증가하도록 구성될 수 있다. 예를 들어, 디지털 출력 신호(DIGITAL_OUT)로서 ADC(215a)의 디지털 신호와 ADC(215b)의 디지털 신호 사이에서 전이가 요구된다면, 이러한 전이는 단계적으로 이루어질 수 있고, 각 단계에서 제어기(220) 및/또는 멀티플렉서(227)는 다음과 같이 ADC들(215)에 의해 출력된 디지털 신호들을 가중한다:
1) ADC(215a)의 100% 디지털 신호 및 ADC(215b)의 0% 디지털 신호;
2) ADC(215a)의 80% 디지털 신호 및 ADC(215b)의 20% 디지털 신호;
3) ADC(215a)의 60% 디지털 신호 및 ADC(215b)의 40% 디지털 신호;
4) ADC(215a)의 30% 디지털 신호 및 ADC(215b)의 70% 디지털 신호;
5) ADC(215a)의 10% 디지털 신호 및 ADC(215b)의 90% 디지털 신호; 및
6) ADC(215a)의 0% 디지털 신호 및 ADC(215b)의 100% 디지털 신호.
다른 예로서, 디지털 출력 신호(DIGITAL_OUT)로서 ADC(215b)의 디지털 신호와 ADC(215a)의 디지털 신호 사이에서 전이가 요구된다면, 이러한 전이는 단계적으로 이루어질 수 있고, 제어기(220) 및/또는 멀티플렉서(227)는 다음과 같이 ADC들(215)에 의해 출력된 디지털 신호들을 가중한다:
1) ADC(215b)의 100% 디지털 신호 및 ADC(215a)의 0% 디지털 신호;
2) ADC(215b)의 70% 디지털 신호 및 ADC(215a)의 30% 디지털 신호;
3) ADC(215b)의 60% 디지털 신호 및 ADC(215a)의 40% 디지털 신호;
4) ADC(215b)의 20% 디지털 신호 및 ADC(215a)의 80% 디지털 신호;
5) ADC(215b)의 5% 디지털 신호 및 ADC(215a)의 95% 디지털 신호; 및
6) ADC(215b)의 0% 디지털 신호 및 ADC(215a)의 100% 디지털 신호.
일부 실시예들에서, ADC(215a)의 디지털 신호로부터 ADC(215b)의 디지털 신호로(또는 그 역으로)의 디지털 출력 신호(DIGITAL_OUT)의 (연속적으로 또는 단계적으로) 전이가 정의된 최대 지속 시간에 걸쳐 발생할 수 있다. 이들 및 다른 실시예들에서, 디지털 출력 신호(DIGITAL_OUT)를 ADC(215b)의 디지털 신호로부터 ADC(215a)의 디지털 신호로 (연속적으로 또는 단계적으로) 전이시킬 때, 전이 속도는 아날로그 입력 신호(ANALOG_IN)의 크기에 기초할 수 있다(예를 들어, 전이 속도는 낮은 진폭에서는 더 빠르고, 높은 진폭에서는 더 느릴 수 있다). 이러한 실시예들에서, 이러한 전이의 최소 속도는 전이가 정의된 최대 지속 시간에 걸쳐 발생하도록 제한될 수 있고, 최대 지속 시간은 아날로그 입력 신호의 크기와 무관하다.
이 개시는 당업자가 이해할 수 있는 본 명세서의 예시적인 실시 예에 대한 모든 변경, 대체, 변형, 변경 및 수정을 포함한다. 유사하게, 적절한 경우, 첨부된 청구 범위는 당업자가 이해할 수 있는 본 명세서의 예시적인 실시 예에 대한 모든 변경, 대체, 변형, 변경 및 수정을 포함한다. 또한, 특정 기능을 수행하도록 적응되거나, 배열되거나, 구성될 수 있거나, 구성될 수 있는 장치 또는 시스템 또는 장치 또는 시스템의 구성 요소 또는 장치에 대한 첨부된 청구항들은 그 장치를 포함하며, 시스템 또는 구성 요소가 그러한 장치, 시스템 또는 구성 요소가 그렇게 적응, 배열, 가능, 구성, 작동 가능 또는 작동 가능하다면 그 구성 요소, 시스템 또는 구성 요소가 그 특정 기능의 활성화, 켜기 또는 잠금 해제에 관계없이 적용될 수 있다.
본원에 인용된 모든 예시들 및 조건부 언어는 발명자가 기술을 발전시키는 데 기여한 개념 및 개시 내용을 독자가 이해할 수 있도록 하는 교육적 목적을 위한 것이며 특별히 언급된 예 및 조건에 제한되지 않는 것으로 해석된다. 본 개시의 실시예들이 상세히 설명되었지만, 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변경들, 대체들 및 변경들이 이루어질 수 있음을 이해해야 한다.

Claims (14)

  1. 처리 시스템에 있어서:
    복수의 처리 경로들로서:
    아날로그 입력 신호에 기초하여 제 1 디지털 신호를 생성하도록 구성된 정적 처리 경로; 및
    상기 아날로그 입력 신호에 기초하여 제 2 디지털 신호를 생성하도록 구성된 동적 처리 경로로서, 상기 동적 처리 경로의 파라미터는 상기 아날로그 입력 신호의 특성에 기초하여 결정되는, 상기 동적 처리 경로를 포함하는, 상기 복수의 처리 경로들; 및
    상기 특성에 변화가 발생할 때 상기 처리 시스템의 디지털 출력 신호로서 상기 제 1 디지털 신호를 선택하고, 상기 특성에 변화가 없는 경우에 상기 디지털 출력 신호로서 상기 제 2 디지털 신호를 선택하도록 구성된 제어기를 포함하는, 처리 시스템.
  2. 제 1 항에 있어서,
    상기 파라미터는 상기 동적 처리 경로의 이득, 상기 동적 처리 경로의 대역폭, 상기 동적 처리 경로의 필터 구성 이득, 상기 동적 처리 경로의 잡음 플로어, 상기 동적 처리 경로의 왜곡, 및 상기 동적 처리 경로에 의해 소모되는 전력 중 하나를 포함하는, 처리 시스템.
  3. 제 1 항에 있어서,
    상기 특성은 상기 아날로그 입력 신호의 크기, 상기 아날로그 입력 신호의 스펙트럼 성분(spectral content), 상기 아날로그 입력 신호의 잡음 플로어, 상기 아날로그 입력 신호의 왜곡, 상기 아날로그 입력 신호의 신호대 잡음비, 및 상기 아날로그 입력 신호의 필요한 분해능 중 하나를 포함하는, 처리 시스템.
  4. 제 1 항에 있어서,
    상기 제어기는, 상기 동적 처리 경로의 상기 파라미터가 상기 특성에 대한 변화에 응답하여 변경된 후 지속 시간의 경과에 응답하여 상기 디지털 출력 신호로서 상기 제 1 디지털 신호로부터 상기 디지털 출력 신호로서 상기 제 2 디지털 신호로의 선택을 변경하도록 더 구성되는, 처리 시스템.
  5. 제 1 항에 있어서,
    상기 제어기는, 상기 제 1 디지털 신호를 상기 디지털 출력 신호로서 선택할 때, 일정 시간 동안 상기 제 2 디지털 신호와 상기 제 1 디지털 신호 사이에서 상기 디지털 출력 신호를 연속적으로 또는 단계적으로 전이시키도록 더 구성되고, 그러한 전이 동안, 상기 디지털 출력 신호는 상기 제 1 디지털 신호 및 상기 제 2 디지털 신호의 가중 평균이고, 상기 제 2 디지털 신호의 가중치에 대한 상기 제 1 디지털 신호의 가중치는 상기 전이 동안 증가하는, 처리 시스템.
  6. 제 1 항에 있어서,
    상기 제어기는, 상기 제 2 디지털 신호를 상기 디지털 출력 신호로서 선택할 때, 상기 제 1 디지털 신호와 상기 제 2 디지털 신호 사이에 상기 디지털 출력 신호를 연속적으로 또는 단계적으로 전이시키도록 더 구성되고, 상기 전이의 속도는 상기 아날로그 입력 신호의 크기에 기초하고, 그러한 전이 동안, 상기 디지털 출력 신호는 상기 제 1 디지털 신호와 상기 제 2 디지털 신호의 가중 평균이고, 상기 제 1 디지털 신호의 가중치에 대한 상기 제 2 디지털 신호의 가중치는 상기 전이 동안 증가하는, 처리 시스템.
  7. 제 6 항에 있어서,
    상기 제어기는 최대 지속 시간에 걸쳐 상기 제 1 디지털 신호와 상기 제 2 디지털 신호 사이에서 상기 디지털 출력 신호를 전이시키도록 더 구성되고, 상기 최대 지속 시간은 상기 아날로그 입력 신호의 상기 크기와 무관한, 처리 시스템.
  8. 방법에 있어서:
    정적 처리 경로를 갖는 아날로그 입력 신호에 기초하여 제 1 디지털 신호를 생성하는 단계;
    동적 처리 경로를 갖는 아날로그 입력 신호에 기초하여 제 2 디지털 신호를 생성하는 단계로서, 상기 동적 처리 경로의 파라미터는 상기 아날로그 입력 신호의 특성에 기초하여 결정되는, 상기 제 2 디지털 신호를 생성하는 단계; 및
    상기 특성에 변화가 발생할 때 처리 시스템의 디지털 출력 신호로서 상기 제 1 디지털 신호를 선택하고, 상기 특성에 변화가 없는 경우에 상기 디지털 출력 신호로서 상기 제 2 디지털 신호를 선택하는 단계를 포함하는, 방법.
  9. 제 8 항에 있어서,
    상기 파라미터는 상기 동적 처리 경로의 이득, 상기 동적 처리 경로의 대역폭, 상기 동적 처리 경로의 필터 구성 이득, 상기 동적 처리 경로의 잡음 플로어, 상기 동적 처리 경로의 왜곡, 및 상기 동적 처리 경로에 의해 소모되는 전력 중 하나를 포함하는, 방법.
  10. 제 8 항에 있어서,
    상기 특성은 상기 아날로그 입력 신호의 크기, 상기 아날로그 입력 신호의 스펙트럼 성분, 상기 아날로그 입력 신호의 잡음 플로어, 상기 아날로그 입력 신호의 왜곡, 상기 아날로그 입력 신호의 신호대 잡음비, 및 상기 아날로그 입력 신호의 필요한 분해능 중 하나를 포함하는, 방법.
  11. 제 8 항에 있어서,
    상기 동적 처리 경로의 상기 파라미터가 상기 특성에 대한 변화에 응답하여 변경된 후 지속 시간의 경과에 응답하여 상기 디지털 출력 신호로서 상기 제 1 디지털 신호로부터 상기 디지털 출력 신호로서 상기 제 2 디지털 신호로의 선택을 변경하는 단계를 더 포함하는, 방법.
  12. 제 8 항에 있어서,
    상기 제 1 디지털 신호를 상기 디지털 출력 신호로서 선택할 때, 일정 지속 시간 동안 상기 제 2 디지털 신호와 상기 제 1 디지털 신호 사이에 상기 디지털 출력 신호를 연속적으로 또는 단계적으로 전이시키는 단계를 더 포함하고, 그러한 전이 동안, 상기 디지털 출력 신호는 상기 제 1 디지털 신호 및 상기 제 2 디지털 신호의 가중 평균이고, 상기 제 2 디지털 신호의 가중치에 대한 상기 제 1 디지털 신호의 가중치는 상기 전이 동안 증가하는, 방법.
  13. 제 8 항에 있어서,
    상기 제 2 디지털 신호를 상기 디지털 출력 신호로서 선택할 때, 상기 제 1 디지털 신호와 상기 제 2 디지털 신호 사이에 상기 디지털 출력 신호를 연속적으로 또는 단계적으로 전이시키는 단계를 더 포함하고, 상기 전이의 속도는 상기 아날로그 입력 신호의 크기에 기초하고, 그러한 전이 동안, 상기 디지털 출력 신호는 상기 제 1 디지털 신호와 상기 제 2 디지털 신호의 가중 평균이고, 상기 제 1 디지털 신호의 가중치에 대한 상기 제 2 디지털 신호의 가중치는 상기 전이 동안 증가하는, 방법.
  14. 제 13 항에 있어서,
    최대 지속 시간에 걸쳐 상기 제 1 디지털 신호와 상기 제 2 디지털 신호 사이에서 상기 디지털 출력 신호를 전이시키는 단계를 더 포함하고, 상기 최대 지속 시간은 상기 아날로그 입력 신호의 상기 크기와 무관한, 방법.
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