WO2013046303A1 - アンプ回路及びアンプ回路の出力生成方法 - Google Patents

アンプ回路及びアンプ回路の出力生成方法 Download PDF

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WO2013046303A1
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寿憲 村田
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    • H03F3/21Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/217Class D power amplifiers; Switching amplifiers
    • H03F3/2173Class D power amplifiers; Switching amplifiers of the bridge type
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    • H03F2200/00Indexing scheme relating to amplifiers
    • H03F2200/432Two or more amplifiers of different type are coupled in parallel at the input or output, e.g. a class D and a linear amplifier, a class B and a class A amplifier

Definitions

  • the present disclosure generally relates to an amplifier, and more particularly to an amplifier circuit including a digital amplifier.
  • Digital amplifier generally includes a pulse modulation unit, a switching unit, and a low-pass filter unit.
  • the pulse modulation unit modulates the pulse signal according to the input analog signal so that the ratio between the 1 period and the 0 period of the output pulse signal becomes a value according to the voltage value of the input analog signal.
  • the switching unit generates a pulse signal with amplified power by switching the transistor according to the output pulse signal of the pulse modulation unit.
  • the low-pass filter unit generates an amplified analog signal corresponding to the input analog signal by low-pass filtering the amplified pulse signal.
  • the digital amplifier since the transistor element is completely turned on and off, the power usage efficiency is higher than that of the analog amplifier mainly using the linear region of the transistor element.
  • the digital amplifier has a problem that the rising response and the falling response are delayed due to the low-pass filter. Further, if the cutoff frequency of the low-pass filter is increased in order to speed up the rising response and the falling response, noise will increase. Thus, since there is a trade-off between response speed and noise, it is difficult to sufficiently speed up the response in consideration of noise.
  • Patent Document 1 discloses a technique for solving the problem that a DC-DC converter using a switching regulator cannot cope with a sudden change in load current due to the influence of a low-pass filter.
  • This speed-up circuit includes a transistor for raising the output voltage to the power supply voltage side and a transistor for lowering the output voltage to the ground voltage side. When the output voltage falls outside the range of ⁇ 2% of VREF, one of the transistors becomes conductive and quickly pulls the output voltage back into the range of ⁇ 2% of VREF.
  • an amplifier circuit that efficiently amplifies a changing input voltage with a fast response characteristic is desired.
  • An amplifier circuit amplifies an input signal and outputs a first output signal, an analog amplifier that amplifies the input signal and outputs a second output signal, and a determination according to the frequency of the input signal
  • a determination circuit that outputs a signal; and a selection circuit that selects and outputs either the first output signal or the second output signal according to the determination signal.
  • An output generation method of an amplifier circuit includes: a digital amplifier that amplifies an input signal and outputs a first output signal; and an amplifier circuit that amplifies the input signal and outputs a second output signal.
  • Each step of generating a determination signal according to the frequency of the input signal, selecting either the first output signal or the second output signal according to the determination signal, and setting the output as the output of the amplifier circuit It is characterized by including.
  • the amplifier circuit can efficiently amplify the changing input voltage with fast response characteristics.
  • FIG. 1 is a diagram showing a configuration of a first embodiment of the amplifier circuit 10.
  • the amplifier circuit 10 illustrated in FIG. 1 includes an analog amplifier 11, a digital amplifier 12, a frequency determination unit 13, and a selection circuit 14.
  • the analog amplifier 11 includes an analog driver circuit 21 and an amplification element 22.
  • the digital amplifier 12 includes a digital modulation circuit 23, a switch circuit 24, a low pass filter (LFP) 25, and a buffer 26.
  • the selection circuit 14 includes an inverter 27, an NMOS transistor 28, and an NMOS transistor 29.
  • the output of the amplifier circuit 10 is connected to the load 15.
  • the digital amplifier 12 amplifies the input signal and outputs a first output signal.
  • the digital modulation circuit 23 generates a pulse signal whose pulse width or pulse density is modulated based on the input signal, that is, a pulse signal whose pulse width modulation or pulse density is modulated.
  • the digital modulation circuit 23 controls the pulse width or the pulse density so that the ratio between the 1 period and the 0 period of the pulse signal becomes a value corresponding to the voltage value of the input analog signal.
  • a modulation method a triangular wave or a sawtooth wave may be compared with an input signal to perform pulse width modulation, or pulse density modulation may be performed by delta sigma modulation. In the case of the configuration of FIG.
  • the switch circuit 24 includes two NMOS transistors 24A and 24B connected in series, and a pulse signal output from the digital modulation circuit 23 and its inverted signal are applied to the gates of the NMOS transistors 24A and 24B, respectively.
  • the pulse signal is HIGH
  • the NMOS transistor 24A becomes conductive and the output of the switch circuit 24 becomes HIGH.
  • the inverted signal of the pulse signal is HIGH
  • the NMOS transistor 24B becomes conductive and the output of the switch circuit 24 becomes LOW.
  • the switch circuit 24 generates an amplified pulse signal, and the amplified pulse signal is input to the low-pass filter 25.
  • the low-pass filter 25 smoothes the amplified pulse signal and generates an output signal corresponding to the signal obtained by amplifying the input signal. This signal is supplied from the digital amplifier 12 to the selection circuit 14 as a first output signal.
  • the analog amplifier 11 amplifies the input signal and outputs a second output signal.
  • the analog driver circuit 21 drives the amplification element 22 based on the input signal.
  • the amplification element 22 includes NMOS transistors 22A and 22B, and a signal from the analog driver circuit 21 is applied to the gates of the NMOS transistors 22A and 22B.
  • the analog driver circuit 21 applies a voltage corresponding to “bias voltage + input signal” to the gate of the NMOS transistor 22A, and applies a voltage corresponding to “bias voltage ⁇ input signal” to the gate of the NMOS transistor 22B.
  • the amplification element 22 outputs a signal obtained by amplifying the input signal. This signal is supplied from the analog amplifier 11 to the selection circuit 14 as a second output signal.
  • the frequency determiner 13 outputs a determination signal corresponding to the frequency of the input signal. This determination signal is supplied to the selection circuit 14. For example, the frequency determination unit 13 may set the determination signal to LOW when a signal component having a predetermined frequency or higher exists in the input signal and the amplitude is larger than the predetermined amplitude. The frequency determiner 13 may set the determination signal to HIGH when the amplitude of a signal component having a predetermined frequency or higher is smaller than the predetermined amplitude.
  • the frequency determiner 13 may perform signal processing that approximates the frequency determination in some form. For example, the frequency determiner 13 may obtain a differential value of the input signal and output a result indicating whether or not the absolute value of the differential value is smaller than a predetermined value as a determination signal. At this time, the input signal may be sampled at a predetermined interval, a difference value between each sampling value and the immediately preceding sampling value may be obtained, and the difference value may be used as a differential value. In this way, the determination based on the magnitude of the differential value or the difference value realizes the determination based on the magnitude of the local signal change, and approximates the determination based on the local high-frequency component amplitude. Can be realized.
  • the selection circuit 14 selects and outputs either the first output signal from the digital amplifier 12 or the second output signal from the analog amplifier 11 according to the determination signal. Specifically, when the determination signal is LOW, the output of the inverter 27 becomes HIGH, and the NMOS transistor 28 that receives the inverter output at the gate is turned on. At this time, the NMOS transistor 29 receiving the determination signal at the gate is in a non-conductive state. Thereby, when the determination signal is LOW, the second output signal from the analog amplifier 11 becomes the output of the amplifier circuit 10. When the determination signal is HIGH, the output of the inverter 27 is LOW, and the NMOS transistor 28 that receives the inverter output at the gate is turned off. At this time, the NMOS transistor 29 receiving the determination signal at the gate is in a conductive state. Thereby, when the determination signal is HIGH, the first output signal from the digital amplifier 12 becomes the output of the amplifier circuit 10.
  • FIG. 2 is a diagram schematically showing the operation of the amplifier circuit of FIG.
  • the horizontal axis in FIG. 2 represents the frequency of the input signal of the amplifier circuit 10, and the vertical axis represents the amplitude (amplitude spectrum) of each frequency component.
  • the input signal has an amplitude spectrum as shown in the characteristic 31, that is, when the input signal includes only a frequency component lower than the predetermined frequency F1, or when the amplitude of the signal component equal to or higher than the predetermined frequency F1 is sufficiently small
  • the first output signal of the digital amplifier 12 is selected.
  • the second output signal of the analog amplifier 11 is selected.
  • the output of the analog amplifier 11 is selected when the change in the input signal is steep, and the output of the digital amplifier 12 is selected when the change in the input signal is slow.
  • the amplifier circuit 10 of FIG. 1 realizes a high-speed response characteristic for an input signal that requires a high-speed response, and realizes a high power use efficiency for an input signal that does not require a high-speed response. be able to.
  • both the analog amplifier 11 and the digital amplifier 12 operate regardless of the determination result of the frequency determiner 13.
  • the reason why the power consumption in the analog amplifier 11 is large is that the power is consumed when the transistors 22A and 22B of the amplifier 22 operate in the linear region and current flows.
  • the output of the analog amplifier 11 is not connected to the load 15, there is almost no power consumption in the transistors 22A and 22B. Therefore, even when both the analog amplifier 11 and the digital amplifier 12 are operating, an amplifier operation with low power consumption, that is, an amplifier operation with high power use efficiency can be realized by switching the output signals as described above. .
  • the operation of one of the analog amplifier 11 and the digital amplifier 12 may be appropriately stopped according to the determination result of the frequency determiner 13. As a result, further power reduction can be realized.
  • FIG. 3 is a diagram for explaining a change in the determination signal when the determination is performed based on the magnitude of the local signal change.
  • the horizontal axis represents time
  • the vertical axis represents the amplitude of the input signal.
  • the input signal 38 oscillates at a single frequency, for example, in the period T1.
  • the frequency determiner 13 of FIG. 1 operates as an ideal frequency determiner
  • the output of the frequency determiner 13 becomes a fixed value in the period T1.
  • the frequency of the input signal 38 in this period T1 is a frequency that selects the analog amplifier 11
  • the determination signal that is the output of the frequency determiner 13 is fixed to LOW in the period T1.
  • the frequency of the input signal 38 in the period T1 is such a frequency that selects the digital amplifier 12, the determination signal that is the output of the frequency determiner 13 is fixed to HIGH in the period T1.
  • the frequency determiner 13 makes a determination based on the magnitude of the local signal change, in the period T1 in which the input signal 38 is sine-wave oscillated at a single frequency.
  • the value of the determination signal to be output changes.
  • the adjacent two samples 35 have substantially the same value, and the difference value is substantially zero.
  • the two adjacent samples 36 are greatly different in value, and the difference value is large. Accordingly, when the result indicating whether or not the difference value is smaller than the predetermined value is used as the determination signal, the determination value is HIGH at the position 33 and the determination value is LOW at the position 34 depending on the magnitude of the predetermined value.
  • the output of the digital amplifier 12 is selected near the peak of the input signal 38 as in the position 33 and the output of the analog amplifier 11 is selected at other points.
  • FIG. 4 is a diagram for explaining the switching of the output of the amplifier circuit when the determination is made based on the magnitude of the local signal change.
  • the horizontal axis represents time
  • the vertical axis represents the amplitude of the output signal.
  • the output of the digital amplifier 12 is selected near the peak point of the input signal 38 such as the position 33 shown in FIG. 3, and the output of the analog amplifier 11 may be selected at other points. .
  • the output 43 of the amplifier circuit 10 becomes the output signal 41 of the analog amplifier 11 except for the peak point, but near the peak point, the output of the digital amplifier 12 An output signal 42 is obtained.
  • the output 43 of the amplifier circuit 10 has a discontinuous waveform due to the phase difference between the output signal 41 of the analog amplifier 11 and the output signal 42 of the digital amplifier 12.
  • FIG. 5 is a diagram for further explaining the switching of the output of the amplifier circuit in the case of making a determination based on the magnitude of the local signal change.
  • the horizontal axis represents time, and the vertical axis represents the amplitude of the input signal or output signal.
  • FIG. 5A shows the input signal 44.
  • FIG. 5B shows a second output signal 45 output from the analog amplifier 11 with respect to the input signal 44 and a first output signal 46 output from the digital amplifier 12.
  • the second output signal 45 output from the analog amplifier 11 has a sufficiently fast rising response and falling response, although the input signal 44 is slightly delayed.
  • the first output signal 46 output from the digital amplifier 12 rises considerably later than the input signal 44 and has a transient response such as overshoot after the rise.
  • FIG. 5 shows the input signal 44.
  • FIG. 5B shows a second output signal 45 output from the analog amplifier 11 with respect to the input signal 44 and a first output signal 46 output from the digital amplifier 12.
  • the second output signal 45 output from the analog amplifier 11 has
  • 5C shows the output signal waveform of the amplifier circuit 10 when the output of the analog amplifier 11 and the output of the digital amplifier 12 are switched based on the magnitude of the local signal change of the input signal 44. 47 is shown. At the rising edge of the input signal 44, the output signal 45 of the analog amplifier 11 is selected. When the input signal 44 becomes a constant value after the rising edge, the output signal 46 of the digital amplifier 12 is selected. As a result, the output signal waveform of the amplifier circuit 10 becomes a discontinuous waveform 47 as shown in FIG.
  • a time frame of a certain length is set and the determination is made by detecting the change in the signal within the time frame. It is done. Thereby, the discontinuity of the output waveform when the determination based on the magnitude of the local signal change is performed as described above can be eliminated.
  • a determination is made by detecting a change in a signal within a certain time frame.
  • FIG. 6 is a diagram showing the configuration of the second embodiment of the amplifier circuit.
  • the amplifier circuit 10A shown in FIG. 6 is different from the amplifier circuit 10 shown in FIG. 1 in that the first output signal of the digital amplifier 12 is supplied to the frequency determiner 13A. Accordingly, the frequency determiner 13 is replaced with a frequency determiner 13A.
  • the configuration of the other parts is the same between the amplifier circuit 10A shown in FIG. 6 and the amplifier circuit 10 shown in FIG.
  • the frequency determiner 13A generates a determination signal based on the input signal to the amplifier circuit 10A and the first output signal of the digital amplifier 12. For example, the frequency determiner 13A has a first determination result indicating whether or not the absolute value of the differential value of the input signal is smaller than a predetermined value, and the absolute value of the differential value of the first output signal of the digital amplifier 12. A determination signal may be generated based on the second determination result indicating whether the value is smaller than the predetermined value.
  • FIG. 7 is a diagram illustrating an example of the configuration of the frequency determiner 13A. 7, the same or corresponding elements as those in FIG. 1 or 6 are referred to by the same or corresponding numerals, and the description thereof will be omitted as appropriate.
  • the frequency determiner 13A includes a differentiating unit 51, an integrating unit 52, and an AND circuit 53.
  • the NOT 27, the analog FET 28, and the digital FET 29 correspond to the inverter 27, the NMOS transistor 28, and the NMOS transistor 29 in FIGS.
  • the differentiation unit 51 includes a differentiation circuit 51A and a differentiation circuit 51B.
  • the differentiation circuit 51A receives the input signal of the amplifier circuit 10A, obtains the differential value ⁇ , and generates a first determination result indicating whether or not the absolute value of the differential value ⁇ is smaller than a predetermined value Z1.
  • the first determination result is HIGH when the absolute value of the differential value ⁇ is smaller than the predetermined value Z1, and is LOW in other cases.
  • the differentiating circuit 51B receives the first output signal of the digital amplifier 12, obtains the differential value ⁇ , and generates a second determination result indicating whether or not the absolute value of the differential value ⁇ is smaller than a predetermined value Z2. .
  • the second determination result is HIGH when the absolute value of the differential value ⁇ is smaller than the predetermined value Z2, and is LOW otherwise.
  • the integrating unit 52 indicates that the absolute value of the differential value of the input signal is smaller than the predetermined value Z1, the state HIGH of the first determination result, and the absolute value of the differential value of the first output signal is smaller than the predetermined value Z2. It is determined whether or not the state HIGH of the second determination result indicating this continues for a predetermined time or more.
  • the integrating unit 52 includes an integrating circuit 52A and an integrating circuit 52B.
  • the integration circuit 52A sets the output to HIGH when the state HIGH of the first determination result indicating that the absolute value of the differential value of the input signal is smaller than the predetermined value Z1 continues for a predetermined time or more.
  • the integrating circuit 52A If the absolute value of the differential value of the input signal is not smaller than the predetermined value Z1, the integrating circuit 52A is reset and its output is LOW.
  • the integration circuit 52B When the first determination result state HIGH indicating that the absolute value of the differential value of the first output signal from the digital amplifier 12 is smaller than the predetermined value Z2 continues for a predetermined time or more, the integration circuit 52B outputs the output HIGH. To. If the absolute value of the differential value of the first output signal is not smaller than the predetermined value Z2, the integration circuit 52B is reset and its output is LOW.
  • the AND circuit 53 outputs HIGH when the output of the integrating circuit 52A and the output of the integrating circuit 52B are HIGH. This HIGH output is supplied to the selection circuit 14 (NOT 27, analog FET 28, and digital FET 29) as the output of the frequency determiner 13A.
  • the selection circuit 14 NOT 27, analog FET 28, and digital FET 29
  • the frequency determiner 13A outputs HIGH, as described above, the NMOS transistor 28 for the analog amplifier 11 is non-conductive, the NMOS transistor 29 for the digital amplifier 12 is conductive, and the first output signal of the digital amplifier 12 is Select and output.
  • FIG. 8 is a flowchart showing the flow of operation of the frequency determiner 13A.
  • step S1 the input signal is differentiated.
  • step S2 a determination value indicating whether or not the absolute value of the differential value is smaller than Z1 is obtained.
  • step S3 it is determined whether or not the determination value is true ("1").
  • the determination value is not true (“1”) (that is, when the absolute value of the differential value is not smaller than Z1)
  • the integration circuit 52A is reset in step S4. If the judgment value is true (“1”) (that is, if the absolute value of the differential value is smaller than Z1), the judgment value “1” is integrated in step S5 (the current accumulated value of “1” up to the previous time) Of "1").
  • step S6 it is determined whether or not the case where the determination value is true (“1”) has continued for a predetermined time T1. Specifically, it is determined whether or not the integration result (cumulative value) has reached a predetermined value corresponding to the predetermined time T1 (T1 / ⁇ T if the sampling interval is ⁇ T). When the integration result reaches a predetermined value corresponding to the predetermined time T1, the determination result is true (“1”), and otherwise the determination result is false (“0”).
  • the first output signal of the digital amplifier 12 is differentiated in step S7.
  • step S8 a determination value indicating whether or not the absolute value of the differential value is smaller than Z2 is obtained.
  • step S9 it is determined whether or not the determination value is true ("1").
  • the determination value is not true (“1”) (that is, when the absolute value of the differential value is not smaller than Z2)
  • the integration circuit 52B is reset in step S10.
  • the judgment value is true (“1”) (that is, if the absolute value of the differential value is smaller than Z2)
  • the judgment value “1” is integrated (according to the accumulated value of “1” up to the previous time) in step S11. Of "1").
  • step S12 it is determined whether or not the case where the determination value is true (“1”) has continued for a predetermined time T1. Specifically, it is determined whether or not the integration result (cumulative value) has reached a predetermined value corresponding to the predetermined time T1 (T1 / ⁇ T if the sampling interval is ⁇ T). When the integration result reaches a predetermined value corresponding to the predetermined time T1, the determination result is true (“1”), and otherwise the determination result is false (“0”).
  • step S13 an AND between the determination result in step S6 and the determination result in step S12 is obtained.
  • the result of the AND operation is true (“1”)
  • the first output signal of the digital amplifier 12 is selected.
  • the result of the AND operation is false (“0”)
  • the second output signal of the analog amplifier 11 is selected. Thereafter, the same processing is repeated.
  • FIG. 9 is a diagram for explaining switching of the output of the amplifier circuit 10A of FIG.
  • the horizontal axis represents time
  • the vertical axis represents the amplitude of the input signal or output signal.
  • parts that are the same as or correspond to those in FIG. 5 are referred to by the same or corresponding numerals, and a description thereof will be omitted as appropriate.
  • FIG. 9A shows the input signal 44.
  • FIG. 5B shows a second output signal 45 output from the analog amplifier 11 with respect to the input signal 44 and a first output signal 46 output from the digital amplifier 12.
  • the period in which the output of the differentiating circuit 51A in FIG. 7 is HIGH is both the period T1 and the period P1 shown in FIG.
  • T1 a predetermined period elapses after the output of the differentiation circuit 51A becomes HIGH
  • P1 shown in FIG. 9A corresponds to a period in which the output of the integrating circuit 52A is HIGH.
  • the period in which the output of the differentiating circuit 51B in FIG. 7 becomes HIGH is both the period T2 and the period P2 shown in FIG. 9B.
  • T2 the predetermined period
  • P2 shown in FIG. 9B corresponds to a period in which the output of the integration circuit 52B is HIGH.
  • the output of the frequency determiner 13A is HIGH, and the first output signal of the digital amplifier 12 is selected.
  • the second output signal of the analog amplifier 11 is selected.
  • the output signal waveform of the amplifier circuit 10A becomes a waveform 48 shown in FIG.
  • the output signal becomes a discontinuous waveform as shown in FIGS. Therefore, in the frequency determiner 13A of the amplifier circuit 10A shown in FIG. 6, first, it is determined whether or not the state where the absolute value of the differential value of the input signal is equal to or less than the predetermined value has continued for the predetermined period T1. As a result, the digital output is not switched in the period T1 shown in FIG. However, if the output switching determination is performed based only on the input signal, the digital output is switched immediately after the period T1 ends. However, at the end of the period T1, as shown in FIG. 9B, the digital output signal 46 is still in a transient response state.
  • the frequency determiner 13A of the amplifier circuit 10A shown in FIG. 6 further determines whether or not the state where the absolute value of the differential value of the output signal of the digital amplifier 12 is equal to or less than the predetermined value continues for the predetermined period T2. . With this determination, after the period T2 has elapsed since the sudden change from the output signal of the digital amplifier 12 has ended, switching to digital output is performed in the period P2. Thus, by using both the input signal and the output signal of the digital amplifier 12, the discontinuity of the output waveform can be reliably avoided. If only the digital output is used, the timing for switching from the digital output to the analog output is the end timing of the period P2 in the case of FIG. 9B, and a discontinuous point occurs. Therefore, it is preferable to use both an input signal and a digital output.
  • FIG. 10 is a diagram showing a modification of the frequency determiner 13A.
  • a frequency determination unit 13A illustrated in FIG. 10 includes a differentiation unit 61, an integration unit 62, and an AND circuit 63.
  • Differentiating unit 61 includes a differentiating circuit 61A and a differentiating circuit 61B.
  • the differentiation circuit 61A receives the input signal of the amplifier circuit 10A, obtains the differential value ⁇ , and generates a first determination result indicating whether or not the absolute value of the differential value ⁇ is smaller than a predetermined value Z1.
  • the first determination result is HIGH when the absolute value of the differential value ⁇ is smaller than the predetermined value Z1, and is LOW in other cases.
  • the differentiating circuit 61B receives the first output signal of the digital amplifier 12, obtains its differential value ⁇ , and generates a second determination result indicating whether or not the absolute value of the differential value ⁇ is smaller than a predetermined value Z2. .
  • the second determination result is HIGH when the absolute value of the differential value ⁇ is smaller than the predetermined value Z2, and is LOW otherwise.
  • the AND circuit 63 outputs HIGH when the output of the differentiation circuit 61A and the output of the differentiation circuit 61B are HIGH.
  • the output of the AND circuit 63 includes a state of a first determination result indicating that the absolute value of the differential value of the input signal is smaller than a predetermined value Z1, and an absolute value of the differential value of the first output signal being a predetermined value Z2. It becomes HIGH when the state of the second determination result indicating smaller is simultaneously generated.
  • the integrating unit 62 determines whether or not the HIGH state of the output of the AND circuit 63 continues for a predetermined time or more.
  • Integration unit 62 includes an integration circuit 62A.
  • the integrating circuit 62A outputs HIGH when the HIGH state of the output of the AND circuit 63 continues for a predetermined time or more.
  • the integration circuit 62A is reset, and the output of the integration circuit 62A is LOW.
  • the output of the integrating circuit 62A becomes the output signal of the frequency determiner 13A.
  • the frequency determiner 13A outputs HIGH, as described above, the NMOS transistor 28 for the analog amplifier 11 is non-conductive, the NMOS transistor 29 for the digital amplifier 12 is conductive, and the first output signal of the digital amplifier 12 is Select and output.
  • FIG. 11 is a flowchart showing the flow of the operation of the frequency determiner 13A shown in FIG.
  • step S1 the input signal is differentiated.
  • step S2 a determination value indicating whether or not the absolute value of the differential value is smaller than Z1 is obtained.
  • step S3 the first output signal of the digital amplifier 12 is differentiated.
  • step S4 a determination value indicating whether or not the absolute value of the differential value is smaller than Z2 is obtained.
  • step S5 an AND between the determination value in step S2 and the determination value in step S4 is obtained.
  • step S6 it is determined whether or not the determination value after the AND operation is true ("1"). If the determination value is not true (“1”) (that is, if at least one of the determination value in step S2 and the determination value in step S4 is “0”), the integration circuit 62A is reset in step S7. When the determination value is true (“1”) (that is, when both the determination value in step S2 and the determination value in step S4 are “1”), in step S8, the determination value “1” is integrated (previous time). The current “1” is added to the accumulated value of “1” until the current time).
  • step S9 it is determined whether or not the case where the determination value is true (“1”) has continued for a predetermined time T. Specifically, it is determined whether or not the integration result (cumulative value) has reached a predetermined value corresponding to the predetermined time T (T / ⁇ T if the sampling interval is ⁇ T). When the integration result reaches a predetermined value corresponding to the predetermined time T, the determination result is YES, and the determination result NO in other cases. When the determination result is YES, the first output signal of the digital amplifier 12 is selected. When the determination result is NO, the second output signal of the analog amplifier 11 is selected. Thereafter, the same processing is repeated.
  • the determination result on the input signal side and the determination result on the first output signal side of the digital amplifier 12 are ANDed before the integration operation.
  • the discontinuous change in the output waveform can be eliminated by switching to the digital amplifier output after a sufficient time has elapsed since both the input signal and the digital amplifier output signal disappeared.
  • FIG. 12 is a diagram showing the results of computer simulation.
  • the input signal is a sine wave of 10 kHz
  • the sampling frequency is set to 2 MHz
  • the cutoff frequency of the low-pass filter 25 in FIG. 1 or FIG. 6 is set to 1 kHz.
  • 12A and 12B the horizontal axis represents time
  • the vertical axis represents a signal value.
  • FIG. 12A shows an output waveform 71 of the amplifier circuit 10 of FIG. 1 and a determination signal 72 output from the frequency determiner 13.
  • the determination signal 72 becomes HIGH in the vicinity of the positive and negative peaks of the sine wave, and the digital amplifier output is selected only in the vicinity of the positive and negative peaks of the sine wave. At other positions, the analog amplifier output is selected.
  • the output waveform 71 of the amplifier circuit 10 is a discontinuous waveform as shown.
  • FIG. 12B shows an output waveform 73 of the amplifier circuit 10A of FIG. 6 and a determination signal 74 output from the frequency determiner 13A.
  • the determination signal 74 is always LOW, and the analog amplifier output is always selected.
  • the output waveform 71 of the amplifier circuit 10A is a continuous sine wave waveform as shown.
  • FIG. 13 is a diagram illustrating an example of a circuit configuration of the frequency determiner 13A illustrated in FIG.
  • the frequency determiner 13A includes a differentiation unit 61 and an integration unit 62.
  • the differentiating unit 61 includes difference circuits 81A and 81B, absolute value circuits 82A and 82B, comparison circuits 83A and 83B, and an AND circuit 63.
  • the integration unit 62 includes an adder circuit 91, a saturation circuit 92, a multiplier circuit 93, a delay circuit 94, and a comparison circuit 95.
  • the formula including z shown in FIG. 13 uses the notation of z conversion.
  • the difference circuit 81A obtains a difference value between two adjacent sample points of the input signal.
  • the absolute value circuit 82A obtains the absolute value of the difference value u obtained by the difference circuit 81A.
  • the comparison circuit 83A compares the absolute value obtained by the absolute value circuit 82A with a reference value Z (specifically, a predetermined value Z1), and outputs HIGH when the absolute value is smaller than the reference value Z. When the value is larger than the reference value Z, LOW is output.
  • the difference circuit 81B obtains a difference value between two adjacent sample points of the output signal of the digital amplifier 12.
  • the absolute value circuit 82B obtains the absolute value of the difference value u obtained by the difference circuit 81B.
  • the comparison circuit 83B compares the absolute value obtained by the absolute value circuit 82B with a reference value Z (specifically, a predetermined value Z2), and outputs HIGH when the absolute value is smaller than the reference value Z. When the value is larger than the reference value Z, LOW is output.
  • the AND circuit 63 outputs HIGH when both the output of the comparison circuit 83A and the output of the comparison circuit 83B are HIGH.
  • the adding circuit 91 of the integrating unit 62 updates the accumulated value by adding the current output of the differentiating unit 61 and the accumulated value of the output of the differentiating unit 61 until the previous time.
  • the saturation circuit 92 saturates the accumulated value with an appropriate value equal to or greater than the predetermined value T, thereby preventing each circuit portion of the integration unit 62 from overflowing.
  • the multiplier circuit 93 integrates the accumulated value output from the saturation circuit 92 and the current output of the differentiating unit 61 to reset the accumulated value to 0 when the current output of the differentiating unit 61 is “0”. To do. When the current output of the differentiating unit 61 is “1”, the current accumulated value is output from the multiplication circuit 93.
  • the delay circuit 94 delays the accumulated value output from the multiplication circuit 93 or 0 after reset by one sampling interval, and then supplies it to the adder circuit 91.
  • the comparison circuit 95 compares the accumulated value output from the saturation circuit 92 with a predetermined value T corresponding to a predetermined period, and outputs HIGH when the accumulated value is equal to or greater than the predetermined value T. When the accumulated value is smaller than the predetermined value T, the comparison circuit 95 outputs LOW.
  • bipolar output is also possible by using +/- both power sources for 22, 24 and using electronic relay (bipolar operation) for 28, 29. .

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Abstract

 アンプ回路は、入力信号を増幅して第1の出力信号を出力するデジタルアンプと、入力信号を増幅して第2の出力信号を出力するアナログアンプと、入力信号の周波数に応じた判定信号を出力する判定回路と、第1の出力信号と第2の出力信号との何れかを判定信号に応じて選択して出力する選択回路とを含む。

Description

アンプ回路及びアンプ回路の出力生成方法
 本願開示は、一般に増幅器に関し、詳しくはデジタルアンプを含むアンプ回路に関する。
 デジタルアンプは一般に、パルス変調部、スイッチング部、及びローパスフィルタ部を含む。パルス変調部は、入力アナログ信号に応じてパルス信号を変調することにより、出力パルス信号の1の期間と0の期間との比率が入力アナログ信号の電圧値に応じた値になるようにする。スイッチング部は、パルス変調部の出力パルス信号に応じてトランジスタをスイッチングすることにより、電力が増幅されたパルス信号を生成する。ローパスフィルタ部は、増幅後のパルス信号をローパスフィルタリングすることにより、入力アナログ信号に対応する増幅後のアナログ信号を生成する。
 デジタルアンプでは、トランジスタ素子を完全にオン及びオフさせて使用するために、トランジスタ素子の線形領域を主に利用するアナログアンプに比較して、電力の使用効率が高い。しかしながらデジタルアンプでは、ローパスフィルタが原因となり立ち上がり応答及び立ち下がり応答が遅くなってしまう、という問題がある。また、立ち上がり応答及び立ち下がり応答を早くするためにローパスフィルタのカットオフ周波数を高くすると、ノイズが大きくなってしまう。このように応答速度とノイズとのトレードオフが存在するために、ノイズを考慮すると、応答を十分に速めることが困難となる。
 アナログアンプを用いれば、速い立ち上がり応答及び速い立ち下がり応答を実現することができる。しかしながら、アナログアンプを用いたのでは増幅効率が低下し、電力が無駄に消費されることになる。
 スイッチングレギュレータを用いたDC-DCコンバータにおいて、ローパスフィルタの影響により急激な負荷電流の変化に対応できないという問題を解決する技術が、特許文献1に開示されている。この技術では、アンプからの出力電圧をフィードバックし、この出力電圧が所望の参照電圧VREFと等しくなるようにスイッチングレギュレータにより出力電圧を制御する構成において、出力電圧の過渡応答をスピードアップするための回路を追加している。このスピードアップ用の回路は、出力電圧を電源電圧側に引き上げるトランジスタと出力電圧をグランド電圧側に引き下げるトランジスタとを含む。出力電圧がVREFの±2%の範囲外になると、何れかのトランジスタが導通し、出力電圧を迅速にVREFの±2%の範囲内に引き戻す。
 上記の特許文献1の回路構成では、出力電圧値の検出値に基づいてスピードアップ用の回路を駆動することにより、出力電圧を迅速に変化させている。しかし入力電圧及び出力電圧が変化することが前提となるデジタルアンプにおいては、出力電圧値の検出値に基づいてスピードアップ用の回路を駆動することは適切でない。また入力電圧が常時変化することによりVREFの±2%の範囲外に常に出てしまう場合、スピードアップ用の回路も常時駆動することになり、効率が悪くなってしまう。
米国特許第5889392号明細書
 以上を鑑みると、変化する入力電圧を速い応答特性で且つ効率的に増幅するアンプ回路が望まれる。
 アンプ回路は、入力信号を増幅して第1の出力信号を出力するデジタルアンプと、前記入力信号を増幅して第2の出力信号を出力するアナログアンプと、前記入力信号の周波数に応じた判定信号を出力する判定回路と、前記第1の出力信号と前記第2の出力信号との何れかを前記判定信号に応じて選択して出力する選択回路とを含むことを特徴とする。
 アンプ回路の出力生成方法は、入力信号を増幅して第1の出力信号を出力するデジタルアンプと前記入力信号を増幅して第2の出力信号を出力するアナログアンプとを含むアンプ回路において、前記入力信号の周波数に応じた判定信号を生成し、前記第1の出力信号と前記第2の出力信号との何れかを前記判定信号に応じて選択して前記アンプ回路の出力とする各段階を含むことを特徴とする。
 本願開示の少なくとも1つの実施例によれば、アンプ回路は、変化する入力電圧を速い応答特性で且つ効率的に増幅することができる。
アンプ回路の第1の実施例の構成を示す図である。 図1のアンプ回路の動作を模式的に示した図である。 局所的な信号の変化の大きさに基づいた判定を行なう場合の判定信号の変化について説明するための図である。 局所的な信号の変化の大きさに基づいた判定を行なう場合のアンプ回路の出力の切り替えについて説明するための図である。 局所的な信号の変化の大きさに基づいた判定を行なう場合のアンプ回路の出力の切り替えについて更に説明するための図である。 アンプ回路の第2の実施例の構成を示す図である。 周波数判定器の構成の一例を示す図である。 周波数判定器の動作の流れを示したフローチャートである。 図6のアンプ回路の出力の切り替えについて説明するための図である。 周波数判定器の変形例を示す図である。 図10に示す周波数判定器の動作の流れを示したフローチャートである。 計算機シミュレーションの結果を示す図である。 図10に示す周波数判定器の回路構成の一例を示す図である。
 以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
 図1は、アンプ回路10の第1の実施例の構成を示す図である。図1に示すアンプ回路10は、アナログアンプ11、デジタルアンプ12、周波数判定器13、及び選択回路14を含む。アナログアンプ11は、アナログドライバ回路21及び増幅素子22を含む。デジタルアンプ12は、デジタル変調回路23、スイッチ回路24、ローパスフィルタ(LFP)25、及びバッファ26を含む。選択回路14は、インバータ27、NMOSトランジスタ28、及びNMOSトランジスタ29を含む。アンプ回路10の出力は、負荷15に接続される。
 デジタルアンプ12は、入力信号を増幅して第1の出力信号を出力する。具体的には、デジタル変調回路23が、入力信号に基づいて、パルス幅又はパルス密度が変調されたパルス信号、即ちパルス幅変調又はパルス密度変調されたパルス信号を生成する。この際、パルス信号の1の期間と0の期間との比率が、入力アナログ信号の電圧値に応じた値になるように、デジタル変調回路23がパルス幅又はパルス密度を制御する。変調の方式としては、三角波や鋸波と入力信号とを比較してパルス幅変調を行なったり、デルタシグマ変調によりパルス密度変調を行なったりしてよい。また図1の構成の場合には、バッファ26を介して供給されるアンプ回路10の出力信号により、デジタルアンプ12のノイズを低減するようなフィードバック制御を行なっている。このようなノイズ除去のためのフィードバック制御は、必ずしも必要ではない。スイッチ回路24は、直列接続された2つのNMOSトランジスタ24A及び24Bを含み、これらNMOSトランジスタ24A及び24Bのゲートには、デジタル変調回路23から出力されるパルス信号及びその反転信号がそれぞれ印加される。パルス信号がHIGHの時には、NMOSトランジスタ24Aが導通し、スイッチ回路24の出力がHIGHになる。パルス信号の反転信号がHIGHの時には、NMOSトランジスタ24Bが導通し、スイッチ回路24の出力がLOWになる。このようにしてスイッチ回路24により、増幅したパルス信号を生成し、この増幅後のパルス信号がローパスフィルタ25に入力される。ローパスフィルタ25は、増幅後のパルス信号を平滑化して、入力信号を増幅した信号に相当する出力信号を生成する。この信号が、デジタルアンプ12から第1の出力信号として選択回路14に供給される。
 アナログアンプ11は、入力信号を増幅して第2の出力信号を出力する。具体的には、アナログドライバ回路21が、入力信号に基づいて増幅素子22を駆動する。増幅素子22は、NMOSトランジスタ22A及び22Bを含み、これらNMOSトランジスタ22A及び22Bのゲートには、アナログドライバ回路21からの信号が印加される。例えば、アナログドライバ回路21は、「バイアス電圧+入力信号」に応じた電圧をNMOSトランジスタ22Aのゲートに印加すると共に、「バイアス電圧-入力信号」に応じた電圧をNMOSトランジスタ22Bのゲートに印加する。これにより、増幅素子22からは入力信号を増幅した信号が出力される。この信号が、アナログアンプ11から第2の出力信号として選択回路14に供給される。
 周波数判定器13は、入力信号の周波数に応じた判定信号を出力する。この判定信号は、選択回路14に供給される。周波数判定器13は、例えば、入力信号中に所定の周波数以上の信号成分が存在し、その振幅が所定の振幅よりも大きい場合に、判定信号をLOWに設定してよい。また周波数判定器13は、所定の周波数以上の信号成分の振幅が所定の振幅よりも小さい場合に、判定信号をHIGHに設定してよい。
 入力信号中の周波数成分を判定するために、周波数判定器13は、周波数判定を何らかの形で近似する信号処理を行なってもよい。例えば周波数判定器13は、入力信号の微分値を求め、その微分値の絶対値が所定の値より小さいか否かを示す結果を判定信号として出力してよい。この際、入力信号を所定間隔でサンプリングし、各サンプリング値について直前のサンプリング値との差分値を求め、その差分値を微分値として用いてよい。このように微分値又は差分値の大きさに基づいて判定することで、局所的な信号の変化の大きさに基づいた判定を実現し、局所的な高周波成分の振幅に基づいた判定を近似的に実現することができる。
 選択回路14は、デジタルアンプ12からの第1の出力信号とアナログアンプ11からの第2の出力信号との何れかを上記判定信号に応じて選択して出力する。具体的には、判定信号がLOWの時には、インバータ27の出力がHIGHとなり、インバータ出力をゲートに受け取るNMOSトランジスタ28が導通する。このとき、判定信号をゲートに受け取るNMOSトランジスタ29は非導通状態である。これにより、判定信号がLOWの時には、アナログアンプ11からの第2の出力信号がアンプ回路10の出力となる。また判定信号がHIGHの時には、インバータ27の出力がLOWとなり、インバータ出力をゲートに受け取るNMOSトランジスタ28が非導通状態となる。このとき、判定信号をゲートに受け取るNMOSトランジスタ29は導通状態である。これにより、判定信号がHIGHの時には、デジタルアンプ12からの第1の出力信号がアンプ回路10の出力となる。
 図2は、図1のアンプ回路の動作を模式的に示した図である。図2の横軸はアンプ回路10の入力信号の周波数であり、縦軸は各周波数成分の振幅(振幅スペクトル)を示す。入力信号が特性31に示すような振幅スペクトルを有する場合、即ち、所定の周波数F1よりも低い周波数成分のみを含む場合、或いは所定の周波数F1以上の信号成分の振幅が十分に小さい場合には、デジタルアンプ12の第1の出力信号が選択される。また入力信号が特性32に示すような振幅スペクトルを有する場合、即ち、所定の周波数F1以上の信号成分の振幅が十分に大きい場合には、アナログアンプ11の第2の出力信号が選択される。言葉を換えて言うならば、入力信号の変化が急峻な場合にはアナログアンプ11の出力が選択され、入力信号の変化が緩慢な場合にはデジタルアンプ12の出力が選択される。これにより、図1のアンプ回路10は、高速な応答が必要な入力信号に対しては高速な応答特性を実現し、高速な応答が必要でない入力信号に対しては高い電力使用効率を実現することができる。
 なお図1の構成において、アナログアンプ11及びデジタルアンプ12は両方とも、周波数判定器13の判定結果に関わらず動作している。しかしながら、アナログアンプ11において電力消費が大きいのは、増幅素子22のトランジスタ22A及び22Bがリニア領域で動作し電流が流れる際に電力が消費されるからである。アナログアンプ11の出力が負荷15に接続されない場合、トランジスタ22A及び22Bでの電力消費は殆ど無い。従って、アナログアンプ11とデジタルアンプ12とが両方ともに動作していても、上記のような出力信号の切り替えにより、電力消費の少ないアンプ動作、即ち高い電力使用効率のアンプ動作を実現することができる。なお図1の構成の場合、周波数判定器13の判定結果に応じて、アナログアンプ11及びデジタルアンプ12の何れか一方の動作を適宜停止させてもよい。これにより更なる電力削減を実現できる。
 図3は、局所的な信号の変化の大きさに基づいた判定を行なう場合の判定信号の変化について説明するための図である。図3において、横軸は時間を表わし、縦軸は入力信号の振幅を示す。入力信号38は、期間T1において、例えば単一の周波数で正弦波振動をしているとする。このとき、図1の周波数判定器13が理想的な周波数判定器として動作するのであれば、期間T1において、周波数判定器13の出力は固定の値となる。例えば、この期間T1での入力信号38の周波数がアナログアンプ11を選択するような周波数であれば、周波数判定器13の出力である判定信号は、期間T1においてLOWに固定となる。またこの期間T1での入力信号38の周波数がデジタルアンプ12を選択するような周波数であれば、周波数判定器13の出力である判定信号は、期間T1においてHIGHに固定となる。
 それに対して周波数判定器13が局所的な信号の変化の大きさに基づいた判定を行なう場合、入力信号38が単一の周波数で正弦波振動をしている期間T1において、周波数判定器13の出力する判定信号の値が変化してしまう。例えば位置33での入力信号38において、隣接する2つのサンプル35は略値が同一であり、差分値は略ゼロとなる。それに対して、例えば位置34での入力信号38において、隣接する2つのサンプル36は値が大きく異なり、差分値は大きな値となる。従って、差分値が所定の値より小さいか否かを示す結果を判定信号とする場合、この所定の値の大きさによっては、位置33では判定値がHIGHとなり、位置34では判定値がLOWとなる可能性がある。この結果、位置33のように入力信号38のピークの近傍では、デジタルアンプ12の出力が選択され、それ以外の点では、アナログアンプ11の出力が選択される可能性がある。
 図4は、局所的な信号の変化の大きさに基づいた判定を行なう場合のアンプ回路の出力の切り替えについて説明するための図である。図4において、横軸は時間を表わし、縦軸は出力信号の振幅を示す。アナログアンプ11の出力信号41と、デジタルアンプ12の出力信号42との間には位相差がある。この位相差は、主に、ローパスフィルタ25に起因して発生する。
 前述のように、図3に示す位置33のような入力信号38のピーク点近傍では、デジタルアンプ12の出力が選択され、それ以外の点では、アナログアンプ11の出力が選択される場合がある。そのようにアンプ出力の切り替えが発生した場合は図4に示すように、アンプ回路10の出力43は、ピーク点以外ではアナログアンプ11の出力信号41となるが、ピーク点近傍ではデジタルアンプ12の出力信号42となる。その結果、アナログアンプ11の出力信号41とデジタルアンプ12の出力信号42との間の位相差により、アンプ回路10の出力43は不連続な波形となってしまう。
 図5は、局所的な信号の変化の大きさに基づいた判定を行なう場合のアンプ回路の出力の切り替えについて更に説明するための図である。図5において、横軸は時間を表わし、縦軸は入力信号又は出力信号の振幅を示す。図5(a)には、入力信号44が示される。図5(b)には、入力信号44に対してアナログアンプ11が出力する第2の出力信号45及びデジタルアンプ12が出力する第1の出力信号46が示される。アナログアンプ11が出力する第2の出力信号45は、入力信号44に若干の遅れがあるが、十分に速い立ち上がり応答及び立ち下がり応答を有する。デジタルアンプ12が出力する第1の出力信号46は、入力信号44からかなり遅れて立ち上がり、また立ち上がり後のオーバーシュート等の過渡応答を有する。図5(c)には、入力信号44の局所的な信号の変化の大きさに基づいて、アナログアンプ11の出力とデジタルアンプ12の出力とを切り換えた場合の、アンプ回路10の出力信号波形47が示される。入力信号44の立ち上がり部分においては、アナログアンプ11の出力信号45が選択されるが、立ち上がり後に入力信号44が一定値となると、デジタルアンプ12の出力信号46が選択させる。その結果、アンプ回路10の出力信号波形は、図5(c)に示されるような不連続な波形47となってしまう。
 以上を鑑みると、信号の変化の大きさに基づいた判定を行なう際に、ある程度の長さの時間枠を設定し、その時間枠内での信号の変化を検出して判定を行なうことが考えられる。これにより、上記のように局所的な信号の変化の大きさに基づいた判定を行なう場合の出力波形の不連続性をなくすことができる。以下に説明する第2の実施例では、ある程度の長さの時間枠内での信号の変化を検出して判定を行なう。
 図6は、アンプ回路の第2の実施例の構成を示す図である。図6において、図1と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図6に示すアンプ回路10Aは、図1に示すアンプ回路10と比較して、デジタルアンプ12の第1の出力信号を周波数判定器13Aに供給している点が異なる。それに伴い、周波数判定器13が周波数判定器13Aで置き換えられている。それ以外の部分の構成は、図6に示すアンプ回路10Aと図1に示すアンプ回路10とで同一である。
 周波数判定器13Aは、アンプ回路10Aへの入力信号及びデジタルアンプ12の第1の出力信号に基づいて、判定信号を生成する。例えば、周波数判定器13Aは、入力信号の微分値の絶対値が所定の値より小さいか否かを示す第1の判定結果と、デジタルアンプ12の第1の出力信号の微分値の絶対値が所定の値より小さいか否かを示す第2の判定結果とに基づいて、判定信号を生成してよい。
 図7は、周波数判定器13Aの構成の一例を示す図である。図7において、図1又は図6と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。周波数判定器13Aは、微分部51、積分部52、及びAND回路53を含む。NOT27、アナログFET28、及びデジタルFET29は、それぞれ図1及び図6のインバータ27、NMOSトランジスタ28、及びNMOSトランジスタ29に該当する。
 微分部51は、微分回路51A及び微分回路51Bを含む。微分回路51Aは、アンプ回路10Aの入力信号を受け取り、その微分値Δを求め、微分値Δの絶対値が所定の値Z1より小さいか否かを示す第1の判定結果を生成する。第1の判定結果は、微分値Δの絶対値が所定の値Z1より小さい場合にHIGHとなり、それ以外の場合にLOWとなる。微分回路51Bは、デジタルアンプ12の第1の出力信号を受け取り、その微分値Δを求め、微分値Δの絶対値が所定の値Z2より小さいか否かを示す第2の判定結果を生成する。第2の判定結果は、微分値Δの絶対値が所定の値Z2より小さい場合にHIGHとなり、それ以外の場合にLOWとなる。
 積分部52は、入力信号の微分値の絶対値が所定の値Z1より小さいことを第1の判定結果の状態HIGHと、第1の出力信号の微分値の絶対値が所定の値Z2より小さいことを示す第2の判定結果の状態HIGHとが、所定時間以上続くか否かを判定する。積分部52は、積分回路52A及び積分回路52Bを含む。積分回路52Aは、入力信号の微分値の絶対値が所定の値Z1より小さいことを示す第1の判定結果の状態HIGHが所定時間以上続くと、その出力をHIGHにする。入力信号の微分値の絶対値が所定の値Z1より小さくない場合、積分回路52Aはリセットされ、その出力はLOWである。積分回路52Bは、デジタルアンプ12からの第1の出力信号の微分値の絶対値が所定の値Z2より小さいことを示す第1の判定結果の状態HIGHが所定時間以上続くと、その出力をHIGHにする。第1の出力信号の微分値の絶対値が所定の値Z2より小さくない場合、積分回路52Bはリセットされ、その出力はLOWである。
 AND回路53は、積分回路52Aの出力と積分回路52Bの出力とがHIGHの場合に、HIGHを出力する。このHIGH出力が周波数判定器13Aの出力として、選択回路14(NOT27、アナログFET28、及びデジタルFET29)に供給される。周波数判定器13AがHIGHを出力する場合、前述のように、アナログアンプ11用のNMOSトランジスタ28が非導通、デジタルアンプ12用のNMOSトランジスタ29が導通となり、デジタルアンプ12の第1の出力信号を選択して出力する。
 図8は、周波数判定器13Aの動作の流れを示したフローチャートである。ステップS1で、入力信号を微分する。ステップS2で、微分値の絶対値がZ1より小さいか否かを示す判定値を求める。ステップS3で、判定値が真("1")であるか否かを判定する。判定値が真("1")ではない場合(即ち微分値の絶対値がZ1より小さくない場合)、ステップS4で積分回路52Aをリセットする。判定値が真("1")である場合(即ち微分値の絶対値がZ1より小さい場合)、ステップS5で、判定値"1"を積分する(前回までの"1"の累積値に今回の"1"を加算する)。ステップS6で、判定値が真("1")である場合が所定時間T1続いたか否かを判定する。具体的には、積分結果(累積値)が、所定時間T1に対応する所定値(サンプリング間隔がΔTであればT1/ΔT)に到達したか否か、を判定する。積分結果が所定時間T1に対応する所定値に到達した場合、判定結果は真("1")となり、それ以外の場合の判定結果は偽("0")となる。
 上記動作と平行して、ステップS7で、デジタルアンプ12の第1の出力信号を微分する。ステップS8で、微分値の絶対値がZ2より小さいか否かを示す判定値を求める。ステップS9で、判定値が真("1")であるか否かを判定する。判定値が真("1")ではない場合(即ち微分値の絶対値がZ2より小さくない場合)、ステップS10で積分回路52Bをリセットする。判定値が真("1")である場合(即ち微分値の絶対値がZ2より小さい場合)、ステップS11で、判定値"1"を積分する(前回までの"1"の累積値に今回の"1"を加算する)。ステップS12で、判定値が真("1")である場合が所定時間T1続いたか否かを判定する。具体的には、積分結果(累積値)が、所定時間T1に対応する所定値(サンプリング間隔がΔTであればT1/ΔT)に到達したか否か、を判定する。積分結果が所定時間T1に対応する所定値に到達した場合、判定結果は真("1")となり、それ以外の場合の判定結果は偽("0")となる。
 最後にステップS13で、ステップS6の判定結果とステップS12の判定結果とのANDを求める。AND演算の結果が真("1")の場合、デジタルアンプ12の第1の出力信号が選択される。AND演算の結果が偽("0")の場合、アナログアンプ11の第2の出力信号が選択される。以降、同一の処理を繰り返す。
 図9は、図6のアンプ回路10Aの出力の切り替えについて説明するための図である。図9において、横軸は時間を表わし、縦軸は入力信号又は出力信号の振幅を示す。図9において、図5と同一又は対応する部分は同一又は対応する番号で参照し、その説明は適宜省略する。
 図9(a)には、入力信号44が示される。図5(b)には、入力信号44に対してアナログアンプ11が出力する第2の出力信号45及びデジタルアンプ12が出力する第1の出力信号46が示される。
 図7の微分回路51Aの出力がHIGHとなる期間は、図9(a)に示す期間T1及び期間P1の両方の期間となる。微分回路51Aの出力がHIGHとなってから所定期間T1が経過すると、積分回路52Aの出力がHIGHとなる。図9(a)に示す期間P1は、この積分回路52Aの出力がHIGHとなる期間に該当する。
 図7の微分回路51Bの出力がHIGHとなる期間は、図9(b)に示す期間T2及び期間P2の両方の期間となる。微分回路51Bの出力がHIGHとなってから所定期間T2が経過すると、積分回路52Bの出力がHIGHとなる。図9(b)に示す期間P2は、この積分回路52Bの出力がHIGHとなる期間に該当する。
 期間P1と期間P2とが重なる期間においては、周波数判定器13Aの出力がHIGHとなり、デジタルアンプ12の第1の出力信号が選択される。それ以外の期間(但し入力信号44がLOW固定の期間を除く)においては、アナログアンプ11の第2の出力信号が選択される。その結果、アンプ回路10Aの出力信号波形は、図9(c)に示す波形48となる。
 局所的な信号変化に着目してアンプ出力を切り換えた場合には、図4や図5に示すように、出力信号が不連続な波形となってしまう。そこで図6に示すアンプ回路10Aの周波数判定器13Aでは、まず、入力信号の微分値の絶対値が所定値以下である状態が所定期間T1継続したか否かを判定している。これにより図9(a)に示す期間T1においては、デジタル出力に切り換えられることはない。但し、入力信号のみに基づいて出力切り替え判定を行なっていたのでは、期間T1が終了すると直ちにデジタル出力に切り換えられてしまう。しかし期間T1の終了時には、図9(b)に示すようにデジタル出力信号46は未だ過渡応答状態にあり、このタイミングで出力を切り替えると出力信号波形が不連続になる可能性がある。そこで図6に示すアンプ回路10Aの周波数判定器13Aでは、更に、デジタルアンプ12の出力信号の微分値の絶対値が所定値以下である状態が所定期間T2継続したか否かを判定している。この判定により、デジタルアンプ12の出力信号から急激な変化がなくなってから期間T2が経過した後に、期間P2においてデジタル出力への切り替えを行なっている。このように、入力信号とデジタルアンプ12の出力信号との両方を用いることで、出力波形の不連続性を確実に回避することができる。なおデジタル出力のみを用いたのでは、デジタル出力からアナログ出力に切り換えるタイミングが、図9(b)の場合であれば期間P2の終了タイミングとなり、不連続点が発生してしまう。従って、入力信号とデジタル出力との両方を用いることが好ましい。
 図10は、周波数判定器13Aの変形例を示す図である。図10に示す周波数判定器13Aは、微分部61、積分部62、及びAND回路63を含む。微分部61は、微分回路61Aと微分回路61Bとを含む。微分回路61Aは、アンプ回路10Aの入力信号を受け取り、その微分値Δを求め、微分値Δの絶対値が所定の値Z1より小さいか否かを示す第1の判定結果を生成する。第1の判定結果は、微分値Δの絶対値が所定の値Z1より小さい場合にHIGHとなり、それ以外の場合にLOWとなる。微分回路61Bは、デジタルアンプ12の第1の出力信号を受け取り、その微分値Δを求め、微分値Δの絶対値が所定の値Z2より小さいか否かを示す第2の判定結果を生成する。第2の判定結果は、微分値Δの絶対値が所定の値Z2より小さい場合にHIGHとなり、それ以外の場合にLOWとなる。AND回路63は、微分回路61Aの出力と微分回路61Bの出力とがHIGHの場合に、HIGHを出力する。このAND回路63の出力は、入力信号の微分値の絶対値が所定の値Z1より小さいことを示す第1の判定結果の状態と第1の出力信号の微分値の絶対値が所定の値Z2より小さいことを示す第2の判定結果の状態とが同時に発生するときにHIGHとなる。
 積分部62は、AND回路63の出力のHIGH状態が所定時間以上続くか否かを判定する。積分部62は、積分回路62Aを含む。積分回路62Aは、AND回路63の出力のHIGH状態が所定時間以上続くと、HIGHを出力する。AND回路63の出力がHIGHでない場合、積分回路62Aはリセットされ、積分回路62Aの出力はLOWである。この積分回路62Aの出力が、周波数判定器13Aの出力信号となる。周波数判定器13AがHIGHを出力する場合、前述のように、アナログアンプ11用のNMOSトランジスタ28が非導通、デジタルアンプ12用のNMOSトランジスタ29が導通となり、デジタルアンプ12の第1の出力信号を選択して出力する。
 図11は、図10に示す周波数判定器13Aの動作の流れを示したフローチャートである。ステップS1で、入力信号を微分する。ステップS2で、微分値の絶対値がZ1より小さいか否かを示す判定値を求める。これと並行して、ステップS3で、デジタルアンプ12の第1の出力信号を微分する。ステップS4で、微分値の絶対値がZ2より小さいか否かを示す判定値を求める。
 次にステップS5で、ステップS2の判定値とステップS4の判定値とのANDを求める。ステップS6で、AND演算後の判定値が真("1")であるか否かを判定する。判定値が真("1")ではない場合(即ちステップS2の判定値とステップS4の判定値との少なくとも一方が"0"の場合)、ステップS7で積分回路62Aをリセットする。判定値が真("1")である場合(即ちステップS2の判定値とステップS4の判定値との両方が"1"の場合)、ステップS8で、判定値"1"を積分する(前回までの"1"の累積値に今回の"1"を加算する)。ステップS9で、判定値が真("1")である場合が所定時間T続いたか否かを判定する。具体的には、積分結果(累積値)が、所定時間Tに対応する所定値(サンプリング間隔がΔTであればT/ΔT)に到達したか否か、を判定する。積分結果が所定時間Tに対応する所定値に到達した場合、判定結果はYESとなり、それ以外の場合の判定結果NOとなる。判定結果がYESの場合、デジタルアンプ12の第1の出力信号が選択される。判定結果がNOの場合、アナログアンプ11の第2の出力信号が選択される。以降、同一の処理を繰り返す。
 図10及び図11に示す周波数判定器13Aでは、入力信号側の判定結果とデジタルアンプ12の第1の出力信号側の判定結果とを、積分演算の前にANDしている。この場合、入力信号及びデジタルアンプ出力信号の両方から急激な変化がなくなってから十分な時間が経過した後に、デジタルアンプ出力に切り換えることで、出力波形の不連続な変化をなくすことができる。
 図12は、計算機シミュレーションの結果を示す図である。この計算機シミュレーションでは、入力信号が10kHzの正弦波であり、サンプリング周波数が2MHz、図1又は図6のローパスフィルタ25のカットオフ周波数が1kHzに設定されている。図12(a)及び(b)において、横軸は時間であり、縦軸は信号値を示す。
 図12(a)は、図1のアンプ回路10の出力波形71と、周波数判定器13の出力する判定信号72とを示す。判定信号72が正弦波の正負のピークの近辺でHIGHとなり、正弦波の正負のピークの近辺でのみデジタルアンプ出力が選択される。それ以外の位置ではアナログアンプ出力が選択される。その結果、アンプ回路10の出力波形71は図示されるように不連続な波形となっている。
 図12(b)は、図6のアンプ回路10Aの出力波形73と、周波数判定器13Aの出力する判定信号74とを示す。判定信号74は常時LOWとなり、アナログアンプ出力が常時選択される。その結果、アンプ回路10Aの出力波形71は図示されるように連続な正弦波の波形となっている。
 図13は、図10に示す周波数判定器13Aの回路構成の一例を示す図である。図13において、図10と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。周波数判定器13Aは、微分部61と積分部62とを含む。微分部61は、差分回路81A及び81B、絶対値回路82A及び82B、比較回路83A及び83B、及びAND回路63を含む。積分部62は、加算回路91、飽和回路92、乗算回路93、遅延回路94、及び比較回路95を含む。図13中に示すzを含む式は、z変換の表記を用いたものである。
 差分回路81Aは、入力信号の隣合う2つのサンプル点間の差分値を求める。絶対値回路82Aは、差分回路81Aが求めた差分値uの絶対値を求める。比較回路83Aは、絶対値回路82Aが求めた絶対値と基準値Z(具体的には所定値Z1)とを比較して、絶対値が基準値Zよりも小さいときにHIGHを出力し、絶対値が基準値Zよりも大きいときにLOWを出力する。差分回路81Bは、デジタルアンプ12の出力信号の隣合う2つのサンプル点間の差分値を求める。絶対値回路82Bは、差分回路81Bが求めた差分値uの絶対値を求める。比較回路83Bは、絶対値回路82Bが求めた絶対値と基準値Z(具体的には所定値Z2)とを比較して、絶対値が基準値Zよりも小さいときにHIGHを出力し、絶対値が基準値Zよりも大きいときにLOWを出力する。AND回路63は、比較回路83Aの出力と比較回路83Bの出力とが両方共にHIGHの場合に、HIGHを出力する。
 積分部62の加算回路91は、微分部61の今回の出力と前回迄の微分部61の出力の累積値とを加算することにより、累積値を更新する。飽和回路92は、所定値T以上の適当な値で累積値を飽和させることで、積分部62の各回路部分がオーバーフローするのを防ぐ。乗算回路93は、飽和回路92から出力される累積値と微分部61の今回の出力とを積算することにより、微分部61の今回の出力が"0"である場合に累積値を0にリセットする。微分部61の今回の出力が"1"である場合には、現在の累積値が乗算回路93から出力される。遅延回路94は、乗算回路93の出力である累積値又はリセット後の0を、1サンプリング間隔遅延させてから、加算回路91に供給する。比較回路95は、飽和回路92から出力される累積値と所定期間に相当する所定値Tとを比較し、累積値が所定値T以上になると、HIGHを出力する。累積値が所定値Tより小さい場合、比較回路95はLOWを出力する。
 上記では、ユニポーラ出力を想定しているが、22、24について、+-両電源を使用することと、28、29について、電子リレー(バイポーラ動作)を使用することで、バイポーラ出力も可能になる。
 以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
10 アンプ回路
11 アナログアンプ
12 デジタルアンプ
13 周波数判定器
14 選択回路
15 負荷
21 アナログドライバ回路
22 増幅素子
23 デジタル変調回路
24 スイッチ回路
25 ローパスフィルタ
26 バッファ
27 インバータ
28 NMOSトランジスタ
29 NMOSトランジスタ

Claims (9)

  1.  入力信号を増幅して第1の出力信号を出力するデジタルアンプと、
     前記入力信号を増幅して第2の出力信号を出力するアナログアンプと、
     前記入力信号の周波数に応じた判定信号を出力する判定回路と、
     前記第1の出力信号と前記第2の出力信号との何れかを前記判定信号に応じて選択して出力する選択回路と
    を含むことを特徴とするアンプ回路。
  2.  前記判定回路は、前記入力信号及び前記第1の出力信号に基づいて、前記判定信号を生成することを特徴とする請求項1記載のアンプ回路。
  3.  前記判定回路は、前記入力信号の微分値を求め、前記微分値の絶対値が所定の値より小さいか否かを判定することを特徴とする請求項1又は2記載のアンプ回路。
  4.  前記判定回路は、前記入力信号の微分値の絶対値が所定の値より小さいか否かを示す第1の判定結果と前記第1の出力信号の微分値の絶対値が所定の値より小さいか否かを示す第2の判定結果とに基づいて前記判定信号を生成することを特徴とする請求項1乃至3何れか一項記載のアンプ回路。
  5.  前記判定回路は、前記入力信号の微分値の絶対値が所定の値より小さいことを示す前記第1の判定結果の状態と前記第1の出力信号の微分値の絶対値が所定の値より小さいことを示す前記第2の判定結果の状態とが所定時間以上続く場合に、前記選択回路が前記第1の出力信号を選択するような前記判定信号を生成することを特徴とする請求項4記載のアンプ回路。
  6.  前記判定回路は、前記入力信号の微分値の絶対値が所定の値より小さいことを示す前記第1の判定結果の状態が所定時間以上続くとともに前記第1の出力信号の微分値の絶対値が所定の値より小さいことを示す前記第2の判定結果の状態が所定時間以上続く場合に、前記選択回路が前記第1の出力信号を選択するような前記判定信号を生成することを特徴とする請求項5記載のアンプ回路。
  7.  前記判定回路は、前記入力信号の微分値の絶対値が所定の値より小さいことを示す前記第1の判定結果の状態と前記第1の出力信号の微分値の絶対値が所定の値より小さいことを示す前記第2の判定結果の状態とが同時に発生する状態が所定時間以上続く場合に、前記選択回路が前記第1の出力信号を選択するような前記判定信号を生成することを特徴とする請求項5記載のアンプ回路。
  8.  入力信号を増幅して第1の出力信号を出力するデジタルアンプと前記入力信号を増幅して第2の出力信号を出力するアナログアンプとを含むアンプ回路において、
     前記入力信号の周波数に応じた判定信号を生成し、
     前記第1の出力信号と前記第2の出力信号との何れかを前記判定信号に応じて選択して前記アンプ回路の出力とする
    各段階を含むことを特徴とするアンプ回路の出力生成方法。
  9.  前記判定信号を生成する段階は、前記入力信号の微分値の絶対値が所定の値より小さいか否かを示す第1の判定結果と前記第1の出力信号の微分値の絶対値が所定の値より小さいか否かを示す第2の判定結果とに基づいて前記判定信号を生成することを特徴とする請求項8記載のアンプ回路の出力生成方法。
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