KR20070065368A - 아날로그-디지털 변환을 위한 방법 및 장치 - Google Patents

아날로그-디지털 변환을 위한 방법 및 장치 Download PDF

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안토니 디 세이어스
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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    • H03M1/12—Analogue/digital converters
    • H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
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Abstract

본 발명은 상이한 동적 영역을 가지는 세 개의 아날로그-디지털 변환기(analogue to digital converters, ADC)를 포함하는 아날로그-디지털 변환 유닛(208, 210)에 관한 것이다. 최저 동적 영역 ADC(300)와 중간 동적 영역 ADC(301)는 입력 아날로그 신호의 진폭이 그들 각각의 동적 영역에 도달하고 그들을 포화시킬 때 신호를 출력하기 위한 포화 검출기 SAT를 갖는다. 중간 동적 영역 ADC(301)와 최고 동적 영역 ADC는 그들 자신을 스위칭 온 하기 위한 동작 입력단 EN을 갖는다. 최저 동적 영역 ADC(300)의 포화 검출기 SAT의 출력은 중간 동적 영역 ADC(301)의 동작 입력단 EN에 접속된다. 중간 동적 영역 ADC(301)의 포화 검출기 SAT의 출력은 최고 동적 영역 ADC(302)의 동작 입력단 EN에 접속된다. 그리하여, 중간 및 최고 동적 영역 ADC(301, 302)가 정상적으로 스위치 오프 되어 있는 동안, 최저 동적 영역 ADC가 포화되면, 중간 동적 영역 ADC(301)가 스위치 온 되고, 중간 동적 영역 ADC(301)이 포화되면, 최고 동적 영역 ADC(302)가 스위치 온 된다. 그러므로 입력 아날로그 신호는 최저 충분 동적 영역(the lowest sufficient dynamic range)을 갖는 ADC(300, 301, 302)를 사용하여 디지털 출력으로 변환되고, 이보다 높은 동적 영역 ADC(301, 302)는 필요하지 않다면 스위치 오프된다.

Description

아날로그-디지털 변환을 위한 방법 및 장치{METHOD AND APPARATUS FOR ANALOGUE TO DIGITAL CONVERSION}
본 발명은 아날로그-디지털 변환(analogue to digital conversion)을 위한 방법 및 장치에 관한 것이다. 보다 구체적으로, 이에 국한되지는 않으나, 본 발명의 적용은 디지털 무선 수신기에서 무선 신호의 아날로그-디지털 변환이다.
아날로그-디지털 변환은 연속적인 범위의 진폭으로 시간에 따라 변할 수도 있는 입력 아날로그 신호를, 출력 코드로 일컬어 질 수 있으며 대개 이진 형식으로 표현되는 일련의 이산 값들로 표현함을 기본적으로 수반한다. 아날로그-디지털 변환을 수행하기 위한 상이한 아날로그-디지털 변환기(analogue to digital converters, ADC)는 상이한 특성을 갖는다. 예를 들어 ADC가 사용하는 비트의 수는 출력할 수 있는 상이한 출력 코드의 수를 정의하며 ADC의 해상도로 알려져 있다. N 비트의 해상도를 가지는 ADC는 2N개의 상이한 출력 코드를 출력할 수 있다. 유사하게, ADC의 최하위 비트(least significant bit, LSB)에 의해 표현되는 입력 아날로 그 신호의 전압은 ADC에 의해 표현될 수 있는 입력 아날로그 진폭에서 가장 작은 차이이다. ADC의 해상도와 LSB의 값은 ADC가 표현 가능한 입력 아날로그 진폭의 범위를 정의한다. 이 범위는 ADC의 동적 영역(dynamic range)으로 알려져 있고 대개 dB로 표현된다.
특정 애플리케이션을 위한 ADC의 선택은 이러한 상이한 특성의 신중한 선택을 필요로 한다. 특히, ADC는 충분히 큰 동적 영역을 가져 입력 아날로그 신호가 가질 것으로 예상되는 최대 범위의 진폭을 다룰 수 있어야 할 필요가 있다. 도 1을 참조하면, 무선 통신 시스템의 수신기의 ADC로의 아날로그 신호 입력은 통상적으로 원하는 신호(100) 및 가능한 간섭(101)을 포함한다. 원하는 신호(100)는 개략적으로 일정한 최대 진폭을 갖는 경향이 있다. 그러나, 도 1에 도시된 바와 같이, 때때로 가능한 간섭이 원하는 신호보다 진폭이 상당히 클 수 있으며 다른 경우에는 원하는 신호의 진폭과 비교해 볼 경우 간섭이 작거나 심지어 무시할 만하다. 아날로그-디지털 변환 후에 항상 원하는 신호가 추출되는 것을 보장하기 위하여, ADC의 동적 영역은 모든 예상되는 신호, 예컨대 간섭이 큰 경우에도 원하는 신호와 간섭된 신호 모두를 항상 변환할 수 있도록 충분히 커야한다. 그러므로 원하는 신호의 보통의 최대 진폭과 비교해서 충분히 큰 동적 영역이 필요하게 된다. 그러나, 대부분의 시간, 예컨대 가능한 간섭이 작은 경우, 이러한 큰 동적 영역은 사용되지 않거나 필요하지 않다.
또 다른 ADC의 특징은 전력 소비가 동적 영역에 따라 크게 증가한다는 것이다. 실제로, 전력 소비는 개략적으로 동적 영역에 따라 선형적으로 증가하며, 예를 들어, 동적 영역을 0에서 80dB로 갖는 ADC는 동적 영역을 0에서 60dB로 갖는 ADC보다 100배 정도 큰 전력 소비를 갖는다. 통상적으로, ADC의 전력 소비는 통상 생산하는 최대 전류와 동일한 정지 전류를 가지는 클래스 A 증폭기(class A amplifier)인 표준 유지 증폭기(sample and hold amplifier, SHA)의 전력 소모에 의해 좌우된다. 이는 ADC로의 아날로그 신호 입력이 어느 특정 시간에 작은 진폭 또는 ADC의 전력 소비에 근접한 진폭을 갖는지 여부와 상관없이 개략적으로 일정한 전력 소비를 갖는 것을 의미한다. 다시 말해서, 입력 아날로그 신호가 대부분의 시간 동안 작은 진폭을 가질 것이 예상되더라도, ADC의 전력 소비는 입력 아날로그 신호의 최대 예상 진폭에 의해 좌우된다. 이런 과도한 전력 소비는 일반적으로 바람직하지 않으며, 실제로 ADC가 배터리 동작 디바이스에 통합될 시에는 심각한 결점이 될 수 있다.
본 발명은 이러한 문제점의 극복을 목적으로 한다.
본 발명의 제 1 양태에 따르면, 입력 아날로그 신호를 디지털 출력으로 변환하는 장치를 제공하며, 이 장치는
상이한 동적 영역을 가지는 두 개 또는 그 이상의 아날로그-디지털 변환기 및
입력 아날로그 신호가 한계 레벨(threshold level)을 초과하는 진폭을 가질 때에 제 2 아날로그-디지털 변환기보다 높은 동적 영역을 가지는 제 1 아날로그-디지털 변환기를 활성화시키는 활성화 회로를 포함한다.
또한, 본 발명의 제 2 양태에 따르면, 상이한 동적 영역을 가지는 두 개 또는 그 이상의 아날로그-디지털 변환기를 사용하여 입력 아날로그 신호를 디지털 출력으로 변환하는 방법을 제공하며, 이 방법은
입력 아날로그 신호가 한계 레벨을 초과하는 진폭을 가질 때에 제 2 아날로그-디지털 변환기보다 높은 동적 영역을 가지는 제 1 아날로그-디지털 변환기를 활성화시키는 단계를 포함한다.
입력 아날로그 신호의 진폭이 한계 레벨보다 낮을 동안에, 제 2 아날로그-디지털 변환기는 신호를 디지털 출력으로 변환할 수 있고 제 1 아날로그-디지털 변환기는 비활성화 상태로 남아있을 수 있다. 그러나, 입력 아날로그 신호가 한계 레벨보다 큰 진폭을 가지면, 제 1 아날로그-디지털 변환기가 활성화될 수 있다. 제 2 아날로그-디지털 변환기는, 제 2 아날로그-디지털 변환기가 제 1 아날로그-디지털 변환기보다 낮은 동적 영역을 가지기 때문에, 통상적으로 제 1 아날로그-디지털 변환기보다 작은 전력 소비를 가진다. 이는 본 발명의 장치 및 방법이 입력 아날로그 신호의 진폭이 한계 레벨보다 낮을 경우마다 아날로그-디지털 변환의 전력 소비를 줄일 수 있다는 것을 의미한다.
편리하게, 한계 레벨은 실질적으로 제 2 아날로그-디지털 변환기가 입력 아날로그 신호에 의해 포화되는 진폭으로 할 수 있다. 그리하여 제 2 아날로그-디지털 변환기는 신호의 진폭이 자신의 동적 영역 안에 있는 동안 입력 아날로그 신호를 변환할 수 있으며 제 1 아날로그-디지털 변환기는 신호의 진폭이 제 2 아날로그-디지털 변환기의 동적 영역을 초과하는 경우에 활성화되어서 신호를 변환할 수 있다. 그리하여 제 1 아날로그-디지털 변환기는 필요한 경우에만 활성화된다.
제 1 ADC를 활성화시키는 데는 아마도 짧은 시간이 걸릴 수도 있다. 다른 실시예에서, 그러므로 한계 레벨은 입력 아날로그 신호에 의해 제 2 아날로그-디지털 변환기가 포화되는 진폭보다 약간 낮을 수 있다. 이는, 신호의 진폭이 빠르게 상승하더라도, 신호의 진폭이 제 2 ADC의 동적 영역에 도달하기 조금 전에 제 1 ADC가 활성화되어 신호를 변환할 수 있게 해준다. 따라서, 포화되지 않은 디지털 출력은 연속적으로 가능할 수 있다. 통상적으로 낮은 정도는 약 20 % 또는 그 이하, 예컨대 동적 영역이 0에서 43dB 또는 0에서 63dB 정도인 경우에 약 6 dB 정도가 된다.
유용하게, 활성화 회로는 언제 입력 아날로그 신호가 한계 레벨을 초과하는지 검출하고 그러한 검출을 나타내는 신호를 발생시키는 검출기를 포함할 수 있다. 마찬가지로, 본 방법도 언제 입력 아날로그 신호가 한계 레벨을 초과하는 진폭을 가지는지 검출하고 그러한 검출을 나타내는 신호를 발생시키는 단계를 포함할 수 있다. 제 1 아날로그-디지털 변환기는 변환기를 활성화시키는 신호를 수신하기 위한 동작 입력단(enable input)을 가질 수 있다. 변환기는 동작 입력단에 신호를 수신하는 동안에만 활성화될 수 있다. 특히, 활성화 회로는 검출기로부터 동작 입력단까지의 직접 접속을 포함하여 검출기에 의해 발생되는 신호가 변환기를 활성화할 수 있게 한다. 유사하게, 본 방법도 검출을 나타내는 신호를 직접 동작 입력단으로 출력하여서 신호가 변환기를 활성화할 수 있게 하는 단계를 포함한다. 이는 구현해야 할 프로세싱이나 회로가 거의 요구되지 않으므로, 특히 간단하며 편리하다.
이와 달리, 활성화 회로는 제 1 아날로그-디지털 변환기의 동작 입력단으로 동작 신호를 출력하는 컨트롤러를 포함할 수 있다. 컨트롤러는 검출기에 의해 발생되는 신호를 수신하기 위해 접속될 수 있으며 검출기에 의해 발생되는 신호가 입력 아날로그 신호가 한계 레벨을 초과하는 진폭을 가진다는 것을 나타내는 경우마다 컨트롤러가 입력 아날로그 신호의 진폭이 제 2 아날로그-디지털 변화기에 의해 포화없이 디지털 출력으로 변환될 수 있을 만큼 충분히 작다고 판단할 때까지 동작 신호를 출력할 수 있다. 유사하게, 본 방법은 발생된 신호가 입력 아날로그 신호가 한계 레벨을 초과하는 진폭을 가진다는 것을 나타내는 경우마다 입력 아날로그 신호의 진폭이 제 2 아날로그-디지털 변환기에 의해 포화없이 디지털 출력으로 변환될 수 있을 만큼 충분히 작다고 판단할 때까지 동작 신호를 제 1 아날로그-디지털 변환기의 동작 입력단으로 출력하여 제 1 아날로그-디지털 변환기를 활성화시키는 단계를 포함할 수 있다. 이는 제 1 아날로그-디지털 변환기의 비활성화를 입력 아날로그 신호의 진폭의 판단에 기반하여, 예컨대 시간 주기에 대하여 또는 다른 한계 레벨과 관련하여 허용하기에 유용하다.
실제로, 다른 실시예에서, 컨트롤러는 검출기에 의해 발생되는 신호가 입력 아날로그 신호가 한계 레벨을 초과하는 진폭을 가진다는 것을 나타내는 경우마다 동작 신호를 출력하며, 검출기에 의해 발생되는 신호가 입력 아날로그 신호가 한계 레벨을 초과하는 진폭을 가진다는 것을 나타내는 것을 멈춘 후에는 동작 신호를 일정 시간 동안 출력한다. 유사하게, 본 방법은 발생된 신호가 입력 아날로그 신호가 한계 레벨을 초과하는 진폭을 가진다는 것을 나타내는 경우마다 동작 신호를 제 1 아날로그-디지털 변환기의 동작 입력단으로 출력하며, 발생된 신호가 입력 아날로그 신호가 한계 레벨을 초과하는 진폭을 가진다는 것을 나타내는 것을 멈춘 후에는 일정 시간 동안 동작 신호를 출력하는 단계를 포함할 수 있다. 이는 입력 아날로그 신호의 진폭이 일정 주기보다 짧은 시간 동안만 한계 레벨보다 낮다면, 제 1 아날로그-디지털 컨버터가 활성화된 채로 남아있는다는 것을 의미한다. 그리하여, 입력 아날로그 신호의 진폭의 짧은 강하가 제 1 아날로그-디지털 변환기가 비활성화되었다가 재빨리 다시 활성화되게 하는 결과를 가져올 필요가 없다.
본 발명은 다양한 상이한 구조를 가지는 아날로그-디지털 변환 유닛에 적용 가능하다. 그러나 바람직한 실시예에서는, 제 1 아날로그-디지털 변환기가 제 2 아날로그-디지털 변환기보다 높은 해상도를 가진다. 본 장치는 일반적으로 아날로그-디지털 변환기들 중에서 가장 높은 동적 영역을 가지는 활성화된 변환기의 출력을 장치의 디지털 출력으로 선택하는 선택기를 갖는다. 유사하게, 본 방법은 아날로그-디지털 변환기들 중에서 가장 높은 동적 영역을 가지는 활성화된 변환기의 출력을 장치의 디지털 출력으로 선택하는 단계를 포함한다. 그리하여, 본 장치의 디지털 출력은 오로지 선택된 아날로그-디지털 변환기의 디지털 출력만을 포함할 수 있다.
또 다른 실시예에서, 본 장치는 다중 스테이지 파이프라인 아날로그-디지털 변환 유닛(a multi-stage pipelined analogue to digital conversion unit)일 수 있다. 예를 들어, 양/모든 디지털-아날로그 변환기는 실질적으로 동일한 해상도를 가질 수 있다. 유사하게, 본 장치는 활성화된 아날로그-디지털 변환기의 출력을 조합하여 본 장치의 디지털 출력으로 하는 조합 회로를 포함할 수 있다. 마찬가지로, 본 방법은 활성화된 아날로그-디지털 변환기의 출력을 디지털 출력으로 조합하는 단계를 포함할 수 있다.
본 발명의 바람직한 특징은 단지 제 1 및 제 2, 즉 두 개의 아날로그-디지털 변환기에만 관계하여 기술되어 왔다. 그러나, 본 발명의 원리는 많은 수의 아날로그-디지털 변환기에 확장될 수 있다. 특히, 본 장치는 제 2 아날로그-디지털 변환기보다 낮은 동적 영역을 갖는 제 3 아날로그-디지털 변환기를 포함할 수 있으며 활성화 회로는 입력 아날로그 신호가 또 다른 한계 레벨을 초과하는 진폭을 가지는 경우에 제 2 아날로그-디지털 변환기를 활성화하도록 구성되어 있다. 유사하게 본 방법은 제 2 아날로그-디지털 변환기보다 낮은 동적 영역을 가지는 제 3 아날로그-디지털 변환기를 사용하며 입력 아날로그 신호가 또 다른 한계 레벨을 초과하는 진폭을 가질 시에 제 2 아날로그-디지털 변환기를 활성화시키는 단계를 포함할 수 있다. 후술한 한계 레벨은 이전에 언급하였던 한계 레벨보다는 보통 낮으나, 제 2 아날로그-디지털 변환기는 제 1 아날로그-디지털 변환기와는 다른 아날로그 방식으로 활성화될 수 있다.
본 발명은 컴퓨터 소프트웨어로 구현될 수 있음을 인식하여야 한다. 본 발명의 제 3 양태에 따르면, 컴퓨터에 의하여 처리될 시에 위에서 기술한 방법을 수행하도록 적용된 컴퓨터 소프트웨어 또는 컴퓨터 프로그램 코드가 제공된다. 컴퓨터 소프트웨어 또는 컴퓨터 프로그램 코드는 컴퓨터 판독가능 매체에 의해 전달될 수 있다. 매체는 리드 온리 메모리(ROM) 칩과 같은 물리적 저장 장치가 될 수 있다. 이와 달리, 디지털 비디오 디스크(DVD-ROM) 또는 컴팩트 디스크(CD-ROM)과 같은 디스크가 될 수도 있다. 전선을 따른 전기 신호, 위성이나 그와 같은 것에 대한 광학 신호 또는 무선 신호와 같은 신호가 될 수도 있다. 본 발명은 또한 소프트웨어나 코드를 실행하는 컴퓨터, 예컨대 전술한 방법을 수행하도록 구성된 컴퓨터에도 확장될 수 있다.
본 발명의 제 4 양태에 따르면 본 발명의 첫 번째 특징에 따른 장치를 포함하는 무선 수신기를 제공된다.
이하, 본 발명의 바람직한 실시예들을 단지 예로써, 첨부된 도면을 참조하여 기술한다.
도 1은 무선 수신기가 수신하는 무선 신호의 그래프식 표현을 도시한다.
도 2는 무선 수신기의 개략적인 예시도이다.
도 3은 도 2에 도시된 무선 수신기의 아날로그-디지털 변환 유닛의 제 1 실시예의 개략적인 예시이다.
도 4는 도 2에 도시된 무선 수신기의 아날로그-디지털 변환 유닛의 제 2 실시예의 개략적인 예시도이다.
도 5는 도 2에 도시된 무선 수신기의 아날로그-디지털 변환 유닛의 제 3 실시예의 개략적인 예시도이다.
도 2에 따르면, 무선 수신기(200)는 직교 위상 시프트 키잉(QPSK) 변조 방식을 사용하여 변조된 무선 신호를 수신하기 위한 안테나(201)를 가진다. 안테나(201)의 출력은 신호를 필터링하기 위해 제 1 필터(202)에 접속되며, 제 1 필터(202)의 출력은 신호를 증폭하기 위해 저잡음 증폭기(LNA)(203)에 접속되고, LNA(203)의 출력은 다시 신호를 필터링하기 위해 제 2 필터(204)에 접속된다. 그래서, 안테나(201)가 수신한 신호는 필터링되고, 증폭되고 다시 필터링되어서 필터링된 증폭 신호를 생산할 수 있다.
제 2 필터(204)의 출력은 필터링된 증폭 신호를 I 및 Q 베이스밴드 신호(I and Q baseband signal)로 믹싱하기 위해 I 및 Q 믹서(205, 206)로 접속된다. 보다 구체적으로, I 믹서(205)는 신호를 I 정보를 표현하는 베이스밴드 신호로 믹싱할 수 있고, Q 믹서(206)는 신호를 Q 정보를 표현하는 베이스밴드 신호로 믹싱할 수 있다. I 믹서(205)의 출력은 제 3 필터(207)로 접속되며, 후속적으로 아날로그 신호인 필터링된 I 신호를 디지털 출력으로 변환하기 위한 아날로그-디지털 변환 유닛(ADC unit)(208)으로 접속된다. 유사하게, Q 믹서(206)의 출력은 제 4 필터(209)로 접속되며, 후속적으로 아날로그 신호인 필터링된 Q 신호를 디지털 출력으로 변환하기 위한 또 다른 ADC 유닛(210)으로 접속된다. 제 3 및 4 필터(207, 209)와 두 개의 ADC 유닛(208, 210)은 본 발명의 이 실시예에서는 동일하다.
도 3에 따르면, 제 1 실시예에서, 각 ADC 유닛(208, 210)은 각각의 필터(207, 209)로부터 ADC 유닛(208,210)으로의 아날로그 신호 입력을 수신하기 위한 3개의 아날로그-디지털 변환기(ADC)(300, 301, 302)를 포함한다. 최저 동적 영역 ADC(300)는 입력 동적 영역이 대략 0부터 40dB이며 7비트의 해상도를 가진다. 중간 동적 영역 ADC(301)는 입력 동적 영역이 대략 0부터 60dB이며 10비트의 해상도를 가진다. 최고 동적 영역 ADC(302)는 입력 동적 영역이 대략 0부터 80dB 이며 14비트의 해상도를 가진다. ADC 유닛(208, 210)은 또한 ADC(300, 301, 302)의 출력을 수신하여 ADC(300, 301, 302)의 출력 중 하나를 ADC 유닛(208, 210)의 출력으로서 선택하는 디지털 재조합 디바이스(digital recombination device, 303)를 갖는다.
최저 동적 영역 ADC(300)와 중간 동적 영역 ADC(301)는 각각 언제 입력 아날로그 신호의 진폭이 각기 ADC(300, 301)의 동적 영역에 도달하는지 검출하는 포화 검출기 SAT를 갖는다. 이는 포화 검출기 SAT가 ADC(300, 301)가 입력 아날로그 신호에 의해 포화되었다는 것을 나타내는 것인, ADC(300, 301)의 비트 출력이 언제 모두 1 또는 모두 0, 예컨대 1111111 또는 0000000이 되는지를 검출할 수 있기 때문에 달성된다. 보다 구체적으로, 최저 동적 영역 ADC(300)의 포화 검출기 SAT는 언제 입력 아날로그 신호가 40dB에 도달하는지 검출하며 중간 동적 영역 ADC(301)의 포화 검출기 SAT는 언제 입력 아날로그 신호가 60dB에 도달하는지를 검출한다. 이러한 각각의 검출에 의해서, 각 포화 검출기 SAT는 포화 신호를 출력하도록 구성된다.
중간 동적 영역 ADC(301)와 최고 동적 영역 ADC(302)는 각각 ADC(301, 302)를 스위치 온 하기 위한 동작 입력단 EN을 갖는다. 최저 동적 영역 ADC(300)의 포화 검출기 SAT는 중간 동적 영역 ADC(301)의 동작 입력단 EN에 접속된다. 이것이 의미하는 바는, 최저 동적 영역 ADC(300)의 포화 검출기 SAT에 의해 포화 신호가 출력될 때, 이는 중간 동적 영역 ADC(301)의 동작 입력단 EN에 의해 수신된다는 것이다. 이는 중간 동적 영역 ADC(301)를 스위치 온 시킨다. 반대로, 포화 신호가 (더 이상) 최저 동적 영역 ADC(300)로부터 수신되지 않을 경우에는, 중간 동적 영역 ADC(301)는 오프 된다..
유사하게, 중간 동적 영역 ADC(301)의 포화 검출기 SAT는 최고 동적 영역 ADC의 동작 입력단 EN에 접속된다. 이것이 의미하는 바는, 중간 동적 영역 ADC(301)의 포화 검출기 SAT에 의해 포화 신호가 출력될 때에, 이는 최고 동적 영역 ADC(302)의 동작 입력단 EN에 의해 수신된다는 것이다. 이는 최고 동적 영역 ADC(302)를 스위치 온 시킨다. 다시, 반대로, 포화 신호가 (더 이상) 중간 동적 영역 ADC(301)로부터 수신되지 않을 경우에는, 최고 동적 영역 ADC(302)는 오프 된다..
최저 동적 영역 ADC(300)와 중간 동적 영역 ADC(301)의 포화 검출기 SAT의 출력은 또한 디지털 재조합 디바이스(303)에 접속된다. 그리하여, 포화 검출기 SAT의 포화 신호 출력은 디지털 재조합 디바이스(303)에 의해 수신되어 언제 중간 동적 영역 ADC(301)와 최고 동적 영역 ADC(302)가 스위치 온 되는지를 알려준다.
동작 시에, ADC 유닛(208, 210)에 전력이 공급될 때, 최저 동적 영역 ADC(300)이 스위치 온 되지만 중간 동적 영역 ADC(301)와 최고 동적 영역 ADC(302)는 초기적으로 스위치 오프 된다. 그러므로 최저 동적 영역 ADC(300)는 입력 아날로그 신호를 디지털 재조합 디바이스(303)로 전달되는 디지털 출력으로 변환한다. 최저 동적 영역 ADC(300)의 포화 검출기 SAT는 ADC(300)의 디지털 출력을 모니터링하고 언제 입력 아날로그 신호의 진폭이 40dB에 도달하는가를 나타내는 ADC(300)의 출력을 검출한다. 이 검출에 의해서, 포화 검출기 SAT는 포화 신호를 중간 동적 영역 ADC(301)의 동작 입력단 EN으로 출력한다. 그러므로 포화 신호는 중간 동적 영역 ADC(301)를 스위치 온 시켜 입력 아날로그 신호를 디지털 재조합 디바이스(303)로 전달되는 디지털 출력으로 변환하도록 한다. 만약 입력 아날로그 신호의 진폭이 차후에 40dB 아래로 내려가게 되면, 중간 동적 영역 ADC(301)의 동작 입력단 EN으로의 포화 신호가 멈추고 중간 동적 영역 ADC(301)는 동작을 멈춘다.
유사하게, 중간 동적 영역 ADC가 동작중일 때에는, 중간 동적 영역 ADC(301)의 포화 검출기 SAT가 입력 아날로그 신호의 진폭이 60dB에 도달하는가를 나타내는 ADC(301)의 출력을 검출한다. 이 검출에 의해서, 포화 검출기 SAT는 포화 신호를 최고 동적 영역 ADC(302)의 동작 입력단 EN으로 출력한다. 그러므로 포화 신호는 최고 동적 영역 ADC(302)를 스위치 온 시켜 입력 아날로그 신호를 디지털 재조합 디바이스(303)로 전달되는 디지털 출력으로 변환하도록 한다. 만약 입력 아날로그 신호의 진폭이 차후에 60dB 아래로 내려가게 되면, 최고 동적 영역 ADC(302)의 동작 입력단 EN으로의 포화 신호가 멈추고 최고 동적 영역 ADC(302)는 동작을 멈춘다.
디지털 재조합 디바이스(303)는 모든 ADC(300, 301, 302)의 디지털 출력과 최저 동적 영역 ADC(300) 및 중간 동적 영역 ADC(301)의 포화 검출기 SAT의 포화 신호 SAT를 수신한다. 디지털 재조합 디바이스(303)가 포화 신호를 받지 않을 경우 에는, 최저 동적 영역 ADC(300)의 디지털 출력을 ADC 유닛(208, 210)의 출력으로 선택한다. 디지털 재조합 디바이스(303)가 최저 동적 영역 ADC(300)로부터 포화 신호를 수신하나 중간 동적 영역 ADC(301)로부터는 수신하지 않을 경우에는, 중간 동적 영역 ADC(301)의 디지털 출력을 ADC 유닛(208, 210)의 출력으로 선택한다. 디지털 재조합 디바이스(303)가 최저 동적 영역 ADC(300)와 중간 동적 영역 ADC(301)로부터 포화 신호를 수신할 경우에는 최고 동적 영역 ADC(302)의 디지털 출력을 ADC 유닛(208, 210)의 출력으로 선택한다. 그리하여, 어느 때에나 ADC 유닛(208, 210)의 출력은 입력 아날로그 신호를 디지털 출력으로 변화하는데 필요한 가능한 최소의 동적 영역을 가지는 ADC(300, 301, 302)의 디지털 출력이 된다. 최고 동적 영역 ADC(302)와 중간 동적 영역 ADC(301)는 그들이 필요하지 않은 경우에는 스위치 오프 된다. ADC(300, 301, 302)의 전력 소비는 동적 영역에 따라 증가하므로, 이는 ADC 유닛(208, 210)의 전력 소비가 항상 최소로 유지됨을 의미한다.
도 4를 참조하면, 제 2 실시예에서, ADC 유닛(208, 210)은 기본적으로 제 1 실시예와 동일한 구성을 가진다. 그러나, 최저 동적 영역 ADC(400)는 0에서 40dB보다는 0내지 43dB정도의 입력 동적 영역을 가지며 중간 동적 영역 ADC(401)는 0에서 60dB보다는 0내지 63dB의 입력 동적 영역을 가진다. 또한 최저 동적 영역 ADC(400)와 중간 동적 영역 ADC(401)의 포화 검출기 SAT는 언제 입력 아날로그 신호가 ADC(400, 401)의 동적 영역의 도달에 근접하는지를 검출할 수 있다. 이는 포화 검출기 SAT가 ADC(400, 401)의 일부 상위 비트 출력(higher significant bits output)이 언제 모두 1 또는 모두 0, 예컨대 1111111 또는 0000000이 되는지를 검 출할 수 있기 때문에 달성된다. 이는 ADC(400, 401)가 입력 아날로그 신호에 의해 포화되기에 근접했음을 나타낸다. 보다 구체적으로, 최저 동적 영역 ADC(400)의 포화 검출기 SAT는 언제 입력 아날로그 신호가 37dB에 도달하는가를 검출하며 중간 동적 영역 ADC(401)의 포화 검출기는 언제 입력 아날로그 신호가 57dB에 도달하는가를 검출한다. 이러한 각각의 검출에 의해서, 포화 검출기 SAT는 각각 포화 신호를 출력하도록 구성된다.
최저 동적 영역 ADC(400)와 중간 동적 영역 ADC(401)의 포화 검출기 SAT의 출력은 중간 동적 영역 ADC(401)와 최고 동적 영역 ADC(402)의 동작 입력단 EN에 직접 접속되기보다는, 디지털 재조합 디바이스(403)로만 접속된다. 보다 구체적으로, 출력은 디지털 재조합 디바이스(403)의 ADC 컨트롤러(도시되지 않음)로 접속된다. 그래서, 포화 검출기(SAT)의 포화 신호 출력은 ADC 컨트롤러에 의해 수신되며, 최저 동적 영역 ADC(400)와 중간 동적 영역 ADC(401)가 포화에 근접했음을 알려준다.
최저 동적 영역 ADC(400)의 포화 검출기 SAT로부터 포화 신호를 수신하는 대로, ADC 컨트롤러는 중간 동적 영역 ADC(401)의 동작 입력단 EN으로 동작 신호를 출력하도록 구성된다. 이는, 입력 아날로그 신호의 진폭이 37dB에 도달하면 동작 신호가 중간 동적 영역 ADC(401)의 동작 입력단 EN에 의해 수신되며 중간 동적 영역 ADC(401)를 스위칭 온 하게 된다는 것을 의미한다. 유사하게, ADC 컨트롤러는 중간 동적 영역 ADC(401)의 포화 검출기 SAT로부터 포화 신호를 수신하는 대로 최고 동적 영역 ADC(402)의 동작 입력단 EN으로 동작 신호를 출력하도록 구성된다. 이는, 입력 아날로그 신호의 진폭이 57dB에 도달하면 동작 신호가 최고 동적 영역 ADC(402)의 동작 입력단에 의해 수신되며 최고 동적 영역 ADC(402)를 스위칭 온 하게 된다는 것을 의미한다.
ADC 컨트롤러는 포화 신호의 수신에 의해 즉시 중간 동적 영역 ADC(401)와 최고 동적 영역 ADC(402)로 동작 신호를 출력을 시작하더라도, ADC 컨트롤러가 계속적으로 포화 신호를 수신하는지 여부와 상관없이 계속적으로 동작 신호를 출력한다. ADC 컨트롤러는 중간 동적 영역 ADC(401) 또는 최고 동적 영역 ADC(402)의 출력을 적절히 모니터링하여 언제 동작 신호의 출력을 멈출지를 결정한다. 보다 구체적으로, 중간 동적 영역 ADC(401)는 턴 온 되었으나, 최고 동적 영역 ADC(402)는 그렇지 않을 때에, ADC 컨트롤러는 중간 동적 영역 ADC(401)의 출력을 모니터링하며 중간 동적 영역 ADC(401)의 출력이 주어진 일정 기간 이상, 예컨대 수 ms 이상 37dB 보다 낮은 진폭의 입력 아날로그 신호를 계속하여 표현할 경우 중간 동적 영역 ADC(401)로 동작 신호를 출력하는 것을 멈춘다. 유사하게 최고 동적 영역 ADC(402)가 스위치 온 된 경우, ADC 컨트롤러는 최고 동적 영역 ADC(402)의 출력을 모니터링하며 최고 동적 영역 ADC(402)의 출력이 주어진 일정 기간 이상 57dB보다 낮은 진폭의 입력 아날로그 신호를 계속하여 표현할 경우 최고 동적 영역 ADC(402)로 동작 신호를 출력하는 것을 멈춘다. 그리하여, 최고 동적 영역 ADC(402)와 중간 동적 영역 ADC(401)가 필요치 않은 경우에는 스위치 오프 되며, 그들은 신호가 주어진 일정 기간 동안 각각 57dB 또는 37dB보다 낮을 때에만 스위치 오프 된다. 이것은 입력 아날로그 신호의 진폭이 잠시 57dB 또는 37dB 보다 낮아졌다가 다시 상 승할 때에 ADC(401, 402)가 재빠르게 꺼졌다가 다시 켜져야 할 필요를 줄여준다.
디지털 재조합 디바이스(403)는 ADC(400, 401, 402)의 디지털 출력 중 하나를 ADC 유닛(208, 210)의 출력으로 제 1 실시예에서와 동일한 방법으로 선택한다. 그러나, 중간 동적 영역 ADC(401)는 입력 아날로그 신호의 진폭이 37dB에 도달할 때 스위치 온 되는 반면에, 최저 동적 영역 ADC(400)는 신호의 진폭이 43dB에 도달할 때까지 포화되지 않는다는 것을 인식해야 한다. 그러므로 디지털 재조합 디바이스(403)는 입력 아날로그 신호의 진폭이 37dB과 43dB 사이일 경우에 최저 동적 영역 ADC(400)와 중간 동적 영역 ADC(401) 모두로부터 포화되지 않은 디지털 출력을 수신할 수 있으며 이 두 개의 디지털 출력 중에 가장 적합한 출력을 ADC 유닛(208, 210)의 출력으로 선택할 수 있다. 유사하게 최고 동적 영역 ADC(402)는 입력 아날로그 신호의 진폭이 57dB에 도달할 때 스위치 온 되는 반면에, 중간 동적 영역 ADC(401)는 신호의 진폭이 63dB에 도달할 때까지 포화되지 않는다. 그러므로 디지털 재조합 디바이스(403)는 입력 아날로그 신호의 진폭이 57dB 과 63dB 사이일 경우에 중간 동적 영역 ADC(401)와 최고 동적 영역 ADC(402) 모두로부터 포화되지 않은 디지털 출력을 수신할 수 있으며 이 두 개의 디지털 출력 중에 가장 적합한 출력을 ADC 유닛(208, 210)의 출력으로 선택할 수 있다.
예를 들어, 입력 아날로그 신호의 진폭이 빠르게 상승한다면, 최저 동적 영역 ADC(400)가 포화에 가까워졌음을 검출하는 최저 동적 영역 ADC(400)의 포화 검출기 SAT와 중간 동적 영역 ADC(401)로부터 디지털 출력을 수신하기 시작하는 디지털 재조합 디바이스(403) 사이의 짧은 지연은 중간 동적 영역 ADC(401)로부터 디지 털 출력이 수신되기 전까지 최저 동적 영역 ADC(400)의 (포화되지 않은) 출력을 간단히 ADC 유닛(208, 210)의 출력으로 계속적으로 선택하여 해결될 수 있다. 유사하게 중간 동적 영역 ADC(401)가 포화에 가까워졌음을 검출하는 중간 동적 영역 ADC(401)의 포화 검출기 SAT와 최고 동적 영역 ADC(402)로부터 디지털 출력을 수신하기 시작하는 디지털 재조합 디바이스(403) 사이의 짧은 지연은 최고 동적 영역 ADC(402)로부터 디지털 출력이 수신되기 전까지 중간 동적 영역 ADC(401)의 (포화되지 않은) 출력을 간단히 ADC 유닛(208, 210)의 출력으로 계속적으로 선택하여 해결될 수 있다. 그러므로 ADC 유닛(208, 210)의 출력이 포화된 신호일 경우가 적게 된다.
제 3 실시예에서, ADC 유닛(208, 210)은 각각 다중 스테이지 파이프라인 ADC 유닛을 포함한다. 보다 구체적으로, 도 5를 참조하면, ADC 유닛(208, 210)은 각각 세 개의 ADC 스테이지(500, 501, 502)를 갖는다. 제 1 ADC 스테이지(500)는 표준 유지 증폭기(sample and hole amplifiler) SHA(501), 입력 동적 영역이 약 0부터 80dB이며 4비트의 해상도를 가지는 ADC(502), 동적 영역이 약 0부터 80dB이며 12비트의 해상도를 가지는 디지털-아날로그 변환기(digital to analogue converter, DAC)(503), 그리고 감산기를 포함한다. 제 2 ADC 스테이지(510)는 SHA(511), 입력 동적 영역이 약 0부터 60dB이며 4비트의 해상도를 가지는 ADC(512), 동적 영역이 약 0부터 60dB이며 8비트의 해상도를 가지는 DAC(513), 그리고 감산기(514)를 포함한다. 제 3 ADC 스테이지(520)는 SHA(521)와 입력 동적 영역이 약 0부터 40dB이며 4비트의 해상도를 가지는 ADC(522)를 포함한다. 각 스테이지(500, 510, 520)의 SHA(501, 511, 521)는 대부분의 일반적인 ADC의 표준 구성요소이므로, 대개 각각의 스테이지(500, 510, 520)의 ADC(502, 512, 522)에 통합되어 있다. 그러나, 도 5에서는 명확함을 위해 분리되어 도시되어 있다.
각 SHA(501, 511, 521)의 출력은 각각의 ADC 스테이지(500, 510, 520)의 ADC(502, 512, 522)의 입력단에 접속되어 있다. 제 1 및 제 2 ADC 스테이지(500, 510)의 ADC(502, 512)의 출력은 각각 제 1 및 제 2 ADC 스테이지(500, 510)의 DAC(503, 512)의 입력단에 접속되어 있다. 그리고 제 1 및 제 2 ADC 스테이지(500, 510)의 감산기(504, 514)의 입력단은 각각 제 1 및 제 2 ADC 스테이지(500, 510)의 SHA(501, 511)와 DAC(503, 513) 양쪽의 출력과 접속되어 있다.
ADC 스테이지(500, 510, 520)는 서로 직렬로 접속된다. 그리하여, 제 1 스테이지(500)의 SHA(501)는 입력 아날로그 신호를 수신하기 위해 접속된다. 제 1 ADC 스테이지(500)의 감산기(504)의 출력단은 제 2 ADC 스테이지(510)의 SHA(511)의 입력단에 접속된다. 그리고 제 2 ADC 스테이지(510)의 감산기(514)의 출력단은 제 3 ADC 스테이지(520)의 SHA(521)의 입력단에 접속된다. 또한, ADC(502, 512, 522) 각각의 출력단은 컨트롤 로직 디바이스(control logic device)(530)에 접속된다.
본 실시예에서, ADC 유닛(208, 210)은 각각 컨트롤 로직 디바이스(530)에 의해서 제어되는 스위치(533, 534)를 갖는 두 개의 바이패스 라인(bypass line)(531)을 갖는다. 제 1 바이패스 라인은 제 1 ADC 스테이지(500)를 바이패싱하기 위해 ADC 유닛(208, 210)의 입력단부터 제 2 ADC 스테이지(510)의 SHA(511)의 입력단까지 연결된다. 제 2 바이패스 라인은 제 1 ADC 스테이지(500)와 제 2 ADC 스테이 지(510) 모두를 함께 바이패싱하기 위해 ADC 유닛(208, 210)의 입력단부터 제 3 ADC 스테이지(520)의 SHA(521)의 입력단까지 연결된다. 컨트롤 로직 디바이스(530)는 스위치(533, 534)를 열고 닫을 수 있게 동작하여, 원하는 대로 선택적으로 제 1 ADC 스테이지(500)를 바이패스하거나 제 1 ADC 스테이지(500)와 제 2 ADC 스테이지(510) 모두를 함께 바이패스하도록 한다.
제 1 및 제 2 실시예와 같이 (세 개의 ADC(502, 512, 522)중에서 최저 동적 영역과 중간 동적 영역을 갖는) 제 2 및 제 3 ADC 스테이지(510, 520)의 ADC(512, 522)는 각각 언제 ADC(512, 522)가 포화되는지를 검출하는 포화 검출기 SAT를 갖는다. 제 1 실시예에서와 같이 이는 포화 검출기 SAT가 ADC(512, 522)가 입력 아날로그 신호에 의해 포화되었다는 것을 나타내는 것인, ADC(512, 522)의 비트 출력이 언제 모두 1 또는 모두 0, 예컨대 1111111 또는 0000000이 되는지를 검출할 수 있기 때문에 달성된다. 그러한 검출에 의하여, 포화 검출기 SAT는 포화 신호를 컨트롤 로직 디바이스(530)에 출력한다.
제 1 ADC 스테이지(500)와 제 2 ADC 스테이지(510)는 모두 동작 신호를 수신하여 스테이지(500, 510)를 스위치 온 하기 위한 동작 입력단 EN을 갖는다. 컨트롤 로직 디바이스(530)는 제1 ADC 스테이지(500)와 제 2 ADC 스테이지(510)의 동작 입력단 EN에 접속되어 동작 신호를 각 스테이지(500, 510)에 출력하여 그들을 스위치 온 시킨다. 컨트롤 로직 디바이스(530)는 또한 바이패스 라인(531, 532)의 스위치(533, 534)에 접속되어 동작 신호를 제 1 ADC 스테이지(500)의 동작 입력단 EN에 출력할 때, 신호가 제 1 바이패스 라인(531)의 스위치(533)에 의해 수신되어 스위 치(533)를 열고 제 1 바이패스 라인(531)을 디스에이블한다. 그리고 제 2 ADC 스테이지(510)의 동작 입력단 EN에 출력할 때, 신호가 제 2 바이패스 라인(532)의 스위치(534)에 수신되어 스위치(534)를 열고 제 2 바이패스 라인을 디스에이블한다.
동작 시에, 전력이 ADC 유닛(208, 210)으로 공급될 때마다 제 3 ADC 스테이지(520)의 SHA(521)와 ADC(522)가 동작할 수 있다. 입력 아날로그 신호의 진폭이 40dB보다 적게 공급되면, 바이패스 라인(531, 532)의 스위치(533, 534)가 닫히고 그 결과 ADC 유닛(208, 210)으로의 아날로그 신호 입력은 직접 제 3 ADC 스테이지(520)의 SHA(521)와 ADC(522)로 (제 2 바이패스 라인(532)를 통해서) 전달된다. SHA(521)와 ADC(522)는 입력 아날로그 신호를 아날로그에서 디지털로 변환시키며 변환된 신호 N3를 컨트롤 로직 디바이스(530)로 출력한다. 그러나, 입력 아날로그 신호의 진폭이 40dB에 다다르면, 제 3 ADC 스테이지(520)의 ADC(522)의 포화 검출기 SAT는 ADC(522)가 포화되었다는 것을 검출하고 포화 신호를 컨트롤 로직 디바이스(530)로 출력한다.
컨트롤 로직 디바이스(530)는 제 3 ADC 스테이지(520)의 ADC(522)의 포화 검출기 SAT로부터 포화 신호를 받으면, 제 2 스테이지(51)의 동작 입력단 EN과 제 2 바이패스 라인(532)의 스위치(534)로 동작 신호를 출력한다. 동작 신호는 제 2 ADC 스테이지를 스위치 온 시키며 제 2 바이패스 라인(532)의 스위치(534)를 열어서 제 2 바이패스 라인(532)을 디스에이블시키고, 입력 아날로그 신호의 진폭이 60dB보다 낮게 유지되어 제 1 바이패스 라인(531)의 스위치(534)가 닫힌 채로 유지되면, 입 력 아날로그 신호는 직접 제 3 ADC 스테이지(520)의 SHA(521)의 입력단으로 전달되는 것을 멈추고 대신 제 1 바이패스 라인(532)을 통해서 제 2 ADC 스테이지(510)의 SHA(511)의 입력단으로 전달된다. 제 2 ADC 스테이지(510)의 SHA(511)와 ADC(512)는 입력 아날로그 신호를 아날로그에서 디지털로 변환하며 변환된 신호 N2를 컨트롤 로직 디바이스(531)와 DAC(513)로 출력한다. DAC(513)는 ADC(512)의 출력을 다시 아날로그 신호로 변환하고 재변환된 아날로그 신호를 감산기(514)로 출력한다. 그러면 감산기(514)는 SHA로부터 전달된 입력 아날로그 신호로부터 재변환된 아날로그 신호를 뺀다. 감산된 결과 신호는 신호의 아날로그-디지털 변환을 수행하고 변환된 신호 N3를 컨트롤 로직 디바이스(530)로 출력하는 제 3 ADC 스테이지(52)의 입력단으로 전달된다. 그러나, 입력 아날로그 신호의 진폭이 60dB에 다다르면, 제 2 ADC 스테이지(510)의 ADC(512)의 포화 검출기 SAT는 ADC(512)가 포화되었다는 것을 검출하고 포화 신호를 컨트롤 로직 디바이스(530)로 출력한다.
컨트롤 로직 디바이스(530)가 제 2 ADC 스테이지(510)의 ADC(512)의 포화 검출기 SAT로부터 포화 신호를 수신하면, 제 1 ADC 스테이지(500)의 동작 입력단 EN과 제 1 바이패스 라인(531)의 스위치(533)로 동작 신호를 출력한다. 동작 신호는 제 1 ADC 스테이지(500)를 스위치 온 시키며 제 1 바이패스 라인(531)의 스위치(533)를 열어서 제 1 바이패스 라인(531)을 디스에이블시켜서 그 결과 입력 아날로그 신호는 직접 제 2 ADC 스테이지(510)의 SHA(511)의 입력단으로 전달되는 것을 멈추게 되고 대신 제 1 ADC 스테이지(500)의 SHA(501)의 입력단으로 전달된다. 제 1 ADC 스테이지(500)의 SHA(501)와 ADC(502)는 입력 아날로그 신호를 아날로그에서 디지털로 변환하며 변환된 신호 N1을 컨트롤 로직 디바이스(530)와 DAC(503)로 출력한다. DAC(503)는 ADC(502)의 출력을 다시 아날로그 신호로 변환하고 재변환된 아날로그 신호를 감산기(504)로 출력한다. 그러면 감산기(504)는 SHA(501)로부터 전달된 입력 아날로그 신호로부터 재변환된 아날로그 신호를 뺀다. 감산된 결과 신호는, 신호의 아날로그-디지털 변환을 수행하고 변환된 신호 N2를 컨트롤 로직 디바이스(530)로 출력하며 자신의 감산기(514)에 의한 출력을 신호의 아날로그-디지털 변환을 수행하고 변환된 신호 N3를 컨트롤 로직 디바이스(530)로 출력하는 제 3 ADC 스테이지(530)로 전달하는, 제 2 ADC 스테이지(510)의 입력단으로 전달된다.
컨트롤 로직 디바이스(530)는 각 ADC 스테이지(500, 510, 520)의 ADC(502, 512, 522)의 출력 N1, N2, N3를 수신한다. 컨트롤 로직 디바이스(530)가 동작 신호를 제 1 ADC 스테이지(500)나 제 2 ADC 스테이지로 출력하지 않을 경우에는, 제 3 ADC 스테이지(520)의 출력 N3만이 ADC 유닛(208, 210)의 출력이 된다. 컨트롤 로직 디바이스가 동작 신호를 제 2 ADC 스테이지(510)로 출력하나 제 1 ADC 스테이지로는 출력하지 않을 경우에는, ADC 유닛(208, 210)의 출력은 제 2 및 제 3 ADC 스테이지(510, 520)의 조합된 출력 N2, N3가 된다. 컨트롤 로직 디바이스가 동작 신호를 제 1 ADC 스테이지(500)와 제 2 ADC 스테이지(510) 모두로 출력하는 경우, ADC 유닛(208, 210)의 출력은 제 1, 제 2 및 제 3 ADC 스테이지(500, 510, 520)의 조합된 출력 N1, N2, N3가 된다. 출력 N1, N2, N3가 조합될 경우, 제 3 ADC 스테이지(520)의 출력 N3가 최하위 비트를 형성하며, 제 2 ADC 스테이지(510)의 출력 N2가 다음 최하위 비트를 형성하고 제 1 ADC 스테이지(500)의 출력 N1이 조합된 신호의 최상위 비트를 형성한다.
입력 아날로그 신호의 진폭이 증가함에 따라 제 2 및 제 3 ADC 스테이지(510)가 그들의 동적 영역, 즉 각각 60dB과 40dB에 도달하게 되면 순간적으로 포화하게 되나, 제 1 또는 제 2 ADC 스테이지(500, 510)가 스위치 온 되자마자 제 2 및 제 3 ADC 스테이지(510, 520)의 포화는 적절히 멈추게 됨을 인식해야 한다. 그리하여, ADC 유닛의 제 2 실시예와 같이, 제 2 및 제 3 ADC 스테이지(510, 520)의 ADC(512, 522)로부터 포화 신호를 수신할 때에, 컨트롤 로직 디바이스(530)는 즉시 동작 신호를 제 1 및 제 2 ADC 스테이지(500, 510)로 출력하더라도, 포화 신호를 계속적으로 수신하는지 여부와 상관없이 컨트롤 로직 디바이스(530)는 계속적으로 동작 신호를 출력한다. 컨트롤 로직 디바이스(530)는 언제 동작 신호의 출력을 멈출지를 적절하게 제 1 ADC 스테이지(500)의 ADC(502) 또는 제 2 ADC 스테이지(510)의 ADC(512)의 출력을 모니터링하여서 결정한다. 보다 구체적으로, 제 2 ADC 스테이지(510)가 켜졌으나 제 1 ADC 스테이지는 그렇지 않은 경우, 컨트롤 로직 디바이스(530)는 제 2 ADC 스테이지(510)와 제 3 ADC 스테이지(520)의 조합된 출력을 모니터링하여 조합된 출력이 입력 아날로그 신호가 40dB보다 낮은 진폭을 주어진 일정 기간, 예컨대 수 ms 이상 계속적임을 표시한다면 제 2 ADC 스테이지(510)로 동 작 신호를 출력하는 것을 멈춘다. 유사하게, 제 1 및 제 2 ADC 스테이지(500, 510) 모두가 켜져 있는 경우, 컨트롤 로직 디바이스(530)는 제 1, 제 2 및 제 3 ADC 스테이지(500, 510, 520)의 조합된 출력을 모니터링하여 조합된 출력이 입력 아날로그 신호가 60dB보다 낮은 진폭을 주어진 일정 기간 이상 계속적임을 표시한다면 제 1 ADC 스테이지(500)로 동작 신호를 출력하는 것을 멈춘다. 이는 제 1 ADC 스테이지(500)와 제 2 ADC 스테이지(510)가 주어진 일정 기간 동안 각각 60dB 또는 40dB보다 낮을 경우에 스위치 오프 된다는 것을 의미한다.
본 명세서와 청구항에서 구성요소 앞의 "하나" 또는 "하나의"라는 단어는 그러한 구성요소의 복수의 존재를 배제하지 않는다. 또한, "포함한다"라는 단어는 나열된 구성요소나 단계 이외의 다른 구성요소나 단계의 존재를 배제하지 않는다.
청구항에서 괄호 안의 참조 부호의 포함은 이해를 돕기 위한 의도이며 한정을 의미하지 않는다.
본 발명의 기술된 실시예들은 어떻게 본 발명이 구현될 수 있는지의 실시예들일 뿐이다. 기술된 실시예에 대한 수정, 변경 및 변형이 당업자에 의해 발생될 수 있다. 이러한 수정, 변경 및 변형은 청구항과 그 균등물에 정의된 본 발명의 사상과 범주를 벗어나지 않으면서 이루어질 수 있다.

Claims (30)

  1. 입력 아날로그 신호를 디지털 출력으로 변환하는 장치(208, 210)에 있어서,
    상이한 동적 영역(dynamic range)을 갖는 두 개 이상의 아날로그-디지털 변환기(301, 302, 401, 402, 501, 502)와,
    상기 입력 아날로그 신호가 한계 레벨을 초과하는 진폭을 가질 때에 제 2 아날로그-디지털 변환기(301, 401, 501)보다 높은 동적 영역을 가지는 제 1 아날로그-디지털 변환기(302, 402, 502)를 활성화시키는 활성화 회로를 포함하는
    장치.
  2. 제 1 항에 있어서,
    상기 한계 레벨은 실질적으로 상기 입력 아날로그 신호에 의해 상기 제 2 아날로그-디지털 변환기(301, 401, 501)가 포화되는 진폭인
    장치.
  3. 제 1 항에 있어서,
    상기 한계 레벨은 상기 입력 아날로그 신호에 의해 상기 제 2 아날로그-디지털 변환기(301, 401, 501)가 포화되는 진폭보다 다소 낮은 부분(a fraction)인,
    장치.
  4. 제 3 항에 있어서,
    상기 부분은 약 20% 이하인
    장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 활성화 회로는 상기 입력 아날로그 신호가 언제 상기 한계 레벨을 초과하는 진폭을 가지는지 검출하고 그러한 검출을 나타내는 신호를 발생하는 검출기(SAT)를 포함하는
    장치.
  6. 제 5 항에 있어서,
    상기 제 1 아날로그-디지털 변환기(302, 402, 502)는 상기 변환기(302, 402, 502)를 활성화시키는 신호를 수신하기 위한 동작 입력단(EN : enable input)을 가지며,
    상기 활성화 회로는 상기 검출기(SAT)로부터 상기 동작 입력단까지의 직접 접속을 포함하여 상기 검출기(SAT)에 의해 생성된 상기 신호가 상기 변환기(302, 402, 502)를 활성화할 수 있게 하는
    장치.
  7. 제 5 항에 있어서,
    상기 활성화 회로는 동작 신호(enable signal)를 상기 제 1 아날로그-디지털 변환기(302, 402, 502)의 동작 입력단으로 출력하여 상기 제1 아날로그-디지털 변환기를 활성화시키는 컨트롤러를 포함하고, 상기 컨트롤러는 상기 검출기(SAT)에 의해 발생된 상기 신호를 수신하기 위해 접속되며,
    상기 컨트롤러는 상기 컨트롤러가 상기 입력 아날로그 신호의 상기 진폭이 상기 제 2 아날로그-디지털 변환기(301, 401, 501)에 의해 포화없이 디지털 출력으로 변환될 수 있을 만큼 충분히 작다고 판단할 때까지 상기 검출기(SAT)에 의해 발생된 상기 신호가 상기 입력 아날로그 신호가 상기 한계 레벨을 초과하는 진폭을 가진다는 것을 나타내는 경우마다 상기 동작 신호를 출력하는
    장치.
  8. 제 5 항에 있어서,
    상기 활성화 회로는 동작 신호를 상기 제 1 아날로그-디지털 변환기(302, 402, 502)의 동작 입력단(EN)으로 출력하여 상기 제1 아날로그-디지털 변환기(302, 402, 502)를 활성화시키는 컨트롤러를 포함하며, 상기 컨트롤러는 상기 검출기(SAT)에 의해 발생되는 상기 신호를 수신하기 위해 접속되며,
    상기 컨트롤러는 상기 검출기(SAT)에 의해 발생되는 상기 신호가 상기 입력 아날로그 신호가 상기 한계 레벨을 초과하는 진폭을 가진다는 것을 나타내는 경우마다 상기 동작 신호를 출력하며, 상기 검출기(SAT)에 의해 발생되는 상기 신호가 상기 입력 아날로그 신호가 상기 한계 레벨을 초과하는 진폭을 가진다는 것을 나타내는 것을 멈춘 후에는 일정 시간 동안 상기 동작 신호를 출력하는
    장치.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 아날로그-디지털 변환기(302, 402)는 상기 제 2 아날로그-디지털 변환기(301, 401)보다 높은 해상도(resolution)를 가지는
    장치.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    최고 동적 영역을 가지는 상기 활성화된 아날로그-디지털 변환기(301, 302, 401, 402, 501, 502)의 출력을 상기 장치(208, 210)의 상기 디지털 출력으로 선택 하는 선택기(303, 403)를 포함하는
    장치.
  11. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 양자/모든(both/all) 디지털-아날로그 변환기(501, 502)는 실질적으로 동일한 해상도를 가지는
    장치.
  12. 제 1 항 내지 제 8 항 또는 제 11 항 중 어느 한 항에 있어서,
    상기 활성화된 아날로그-디지털 변환기(501, 502)의 상기 출력을 상기 장치(208, 210)의 상기 디지털 출력으로서 조합하는 조합 회로(530)를 포함하는
    장치.
  13. 제 1 항 내지 제 8 항, 제 11 항 또는 제 12 항 중 어느 한 항의 상기 장치(208, 210)를 포함하는 다중 스테이지 파이프라인 아날로그-디지털 변환 유닛(a multi-stage pipelined analogue to digital conversion unit).
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제 2 아날로그-디지털 변환기(301, 401, 501)보다 낮은 동적 영역을 가지는 제 3 아날로그-디지털 변환기(300, 400, 500)를 포함하며,
    상기 활성화 회로는 상기 입력 아날로그 신호가 또 다른 한계 레벨을 초과하는 진폭을 가질 때에 상기 제 2 아날로그-디지털 변환기(301, 401, 501)를 활성화하도록 구성되어 있는
    장치.
  15. 상이한 동적 영역을 가지는 두 개 이상의 아날로그-디지털 변환기(301, 302, 401, 402, 501, 502)를 사용하여 입력 아날로그 신호를 디지털 출력으로 변환하는 방법에 있어서,
    입력 아날로그 신호가 한계 레벨을 초과하는 진폭을 가질 때에 제 2 아날로그-디지털 변환기(301, 401, 501)보다 높은 동적 영역을 가지는 제 1 아날로그-디지털 변환기(302, 402, 502)를 활성화시키는 단계를 포함하는
    방법.
  16. 제 15 항에 있어서,
    상기 한계 레벨은 실질적으로 상기 입력 아날로그 신호에 의해 상기 제 2 아날로그-디지털 변환기(301, 401, 501)가 포화되는 진폭인
    방법.
  17. 제 15 항에 있어서,
    상기 한계 레벨은 상기 입력 아날로그 신호에 의해 상기 제 2 아날로그-디지털 변환기(301, 401, 501)가 포화되는 진폭보다 다소 낮은 부분인
    방법.
  18. 제 17 항에 있어서,
    상기 부분은 약 20% 이하인
    방법.
  19. 제 15 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 입력 아날로그 신호가 언제 상기 한계 레벨을 초과하는 진폭을 가지는지 검출하고 그러한 검출을 나타내는 신호를 발생시키는 단계를 포함하는
    방법.
  20. 제 19 항에 있어서,
    상기 제 1 아날로그-디지털 변환기(302, 402, 502)는 상기 변환기(302, 402, 502)를 활성화시키는 신호를 수신하기 위한 동작 입력단을 가지며,
    상기 방법은, 상기 검출을 나타내는 상기 신호를 직접 상기 동작 입력단으로 출력하여 상기 신호가 상기 변환기(302, 402, 502)를 활성화할 수 있게 하는 단계를 포함하는
    방법.
  21. 제 19 항에 있어서,
    상기 입력 아날로그 신호의 상기 진폭이 상기 제 2 아날로그-디지털 변환기(301, 401, 501)에 의해 포화없이 디지털 출력으로 변환될 수 있을 만큼 충분히 작다고 판단할 때까지 상기 발생된 신호가 상기 입력 아날로그 신호가 상기 한계 레벨을 초과하는 진폭을 가진다는 것을 나타내는 경우마다 동작 신호를 상기 제 1 아날로그-디지털 변환기(302, 402, 502)의 동작 입력단(EN)으로 출력하여 상기 제1 아날로그-디지털 변환기(302, 402, 502)를 활성화시키는 단계를 포함하는
    방법.
  22. 제 19 항에 있어서
    상기 발생된 신호가 상기 입력 아날로그 신호가 상기 한계 레벨을 초과하는 진폭을 가진다는 것을 나타내는 경우마다 동작 신호를 상기 제 1 아날로그-디지털 변환기(302, 402, 502)의 동작 입력단(EN)으로 출력하여 상기 제 1 아날로그-디지털 변환기(302, 402, 502)를 활성화하며, 상기 발생된 신호가 상기 입력 아날로그 신호가 상기 한계 레벨을 초과하는 진폭을 가진다는 것을 나타내는 것을 멈춘 후에는 일정 시간동안 동작 신호를 상기 제 1 아날로그-디지털 변환기(302, 402, 502)의 동작 입력단(EN)으로 출력하여 상기 제 1 아날로그-디지털 변환기(302, 402, 502)를 활성화시키는 단계를 포함하는
    방법.
  23. 제 1 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 제 1 아날로그-디지털 변환기(302, 402)는 상기 제 2 아날로그-디지털 변환기(301, 401)보다 높은 해상도를 가지는
    방법.
  24. 제 1 항 내지 제 23 항 중 어느 한 항에 있어서,
    최고 동적 영역을 가지는 상기 활성화된 아날로그-디지털 변환기(301, 302, 401, 402)의 출력을 상기 디지털 출력으로 선택하는 단계를 포함하는
    방법.
  25. 제 1 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 양자/모든(both/all) 디지털-아날로그 변환기(501, 502)는 실질적으로 동일한 해상도를 가지는
    방법.
  26. 제 15 항 내지 제 22 항 또는 제 25 항 중 어느 한 항에 있어서,
    상기 스위치 온 된 아날로그-디지털 변환기(501, 502)의 상기 출력을 상기 디지털 출력으로서 조합하는 단계를 포함하는
    방법.
  27. 제 15 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 제 2 아날로그-디지털 변환기(301, 401, 501)보다 낮은 동적 영역을 가지는 제 3 아날로그-디지털 변환기(300, 400, 500)를 사용하며,
    상기 입력 아날로그 신호가 또 다른 한계 레벨을 초과하는 진폭을 가질 때에 상기 제 2 아날로그-디지털 변환기(301, 401, 501)를 활성화시키는 단계를 포함하는
    방법.
  28. 컴퓨터 처리 수단에 의해 처리되는 경우에 제 15 항 내지 제 27 항 중 어느 한 항의 상기 방법을 수행하기 위한 컴퓨터 프로그램 코드.
  29. 제 1 항 내지 제 12 항 또는 제 14 항 중 어느 한 항에 기재된 장치를 포함하는 무선 수신기.
  30. 제 13 항에 기재된 다중 스테이지 파이프라인 아날로그-디지털 변환 유닛을 포함하는 무선 수신기.
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