JPH10209868A - Ａ／ｄ変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 実効分解能を維持し、高速，低コストのA/D
変換器が得るのが困難。 【解決手段】 A/D変換手段は同一入力を異なる分解能
でA/D変換する複数のA/D変換器42-1〜42-3と、複数のA/
D変換器の出力に基づきディジタル値を出力する選択手
段４３と、A/D変換器間の誤差補正を行う補正手段とを
有し、選択手段のディジタル値出力にはA/D変換器固有
情報を付加し、補正手段はA/D変換器固有情報に基づい
て補正を行う。所定周期で信号を出力する信号源の信号
出力をA/D変換するA/D変換手段は同一入力を異なる分解
能でA/D変換する複数のA/D変換器と、複数のA/D変換器
の出力に基づきディジタル値を出力する選択手段と、信
号源の所定の周期毎の無効信号時に同期信号を生成する
制御手段と、同期信号に同期してA/D変換器間の誤差補
正を行う補正手段と、を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡ／Ｄ変換装置に係
わり、特に複数画素から構成される固体撮像素子の出力
をＡ／Ｄ変換するシステム、更に詳しくは検出素子から
信号を読みだしてこれらを高速・高分解能Ａ／Ｄ変換処
理するＡ／Ｄ変換装置に好適に用いられるものである。

【０００２】

【従来の技術】従来のＸ線撮像装置ではＸ線源から医療
患者のような被分析対象にＸ線ビームを投射し、Ｘ線ビ
ームが被検体を通過した後、通常イメージ倍増管がＸ線
放射を可視光像に変換し、ビデオカメラが可視像からア
ナログビデオ信号を作成、モニタ表示を行う。アナログ
ビデオ信号を作成するので、自動輝度調節および画像強
調のための画像処理がアナログ領域で行われる。

【０００３】またすでに、高分解能の固体Ｘ線検出器が
提案されており、これを用いたディジタル撮像装置が提
案されている。これは各次元に３０００〜４０００個の
フォトダイオードなどに代表される検出素子を用いた２
次元アレーで構成される。各素子は検出器に投射される
Ｘ線像の画素輝度に対応する電気信号を作成する。各検
出素子からの信号は個別に読み出されてディジタル化さ
れ、その後に画像処理、記憶および表示される。特に、
医療画像分野の静止画像では出力時の画像の分解能とし
て１０〜１２ｂｉｔ以上が要求されている。１０〜１２
ｂｉｔの分解能を有する出力画像を得るためには、入力
画像の分解能としてはさらに高分解能が求められる。ま
た、リアルタイム画像処理・表示などを行うためには画
像取り込み時間を短縮する必要がある。

【０００４】Ｘ線をパルス状で曝射している間の電荷蓄
積時間とＡ／Ｄ変換時間とは密接な関係にある。まず、
蓄積時間が長くなると、暗電流による蓄積電荷のノイズ
等が増加する。かたや、高速にＡ／Ｄ変換を行うとアナ
ログ回路の帯域が広くなり所望のＳ／Ｎを達成すること
が難しくなる。また、電荷転送中にＸ線を照射すると正
常な画像が得られないので、蓄積時間よりも全ての画素
のＡ／Ｄ変換に要する時間を短くしても、連続撮影時の
スループット向上の効果が得られない。従って、Ａ／Ｄ
変換速度を不必要に速くすることなく、画像信号の読み
取り時間を短くすることが要求される。そのためには、
多くのＡ／Ｄ変換器を用いてＡ／Ｄ変換を行えばよい
が、その場合はコストが高くなる。よって、上述の点を
考慮して適当な値を選択する必要がある。

【０００５】Ｘ線の照射時間はおよそ１０〜５００ｍｓ
ｅｃであるので、１画面の取り込み時間あるいは電荷蓄
積時間を１００ｍｓｅｃのオーダーあるいはやや短めに
することが適当である。例えば、４０００×４０００規
模の検出器アレーについて、１００ｍｓｅｃで画像を取
り込むために、アナログ信号帯域を５０ＭＨｚ程度に
し、例えば、１０ＭＨｚのサンプリングレートでＡ／Ｄ
変換を行うと、最低でも４系統のＡ／Ｄ変換器が必要に
なる。以上より高速・高分解能なＡ／Ｄ変換器を複数用
意しなければならないことになる。

【０００６】従来、有効分解能を維持しつつＡ／Ｄ変換
を行う方法として図１２に示すような回路が挙げられ
る。しかし、これらの回路は上記例の１０ＭＳＰＳ（１
０メガサンプリング／sec、１秒間に10,000,000回のＡ
／Ｄ変換を行うことを意味する。）での分解能を得るた
めには、ゲイン整定時間が長い、スイッチング後の整定
時間が長いなどの理由で所望のＡ／Ｄ変換速度を達成で
きない。

【０００７】

【発明が解決しようとする課題】上述したように、所望
の高分解能・高速なＡ／Ｄ変換を行うためには、Ａ／Ｄ
変換器を複数個用いることになる。しかし、上述したよ
うな例えば１４ｂｉｔ分解能かつ１０ＭＳＰＳ以上のＡ
／Ｄ変換器は非常に高価であり、実用上問題がある。

【０００８】本発明は目的分解能よりも低い分解能を有
したＡ／Ｄ変換器を用いて、実効分解能を維持しつつ、
高速かつコスト面で有利なＡ／Ｄ変換器を提供すること
を目的とするものである。

【０００９】

【課題を解決するための手段】本発明は、信号源からの
信号出力をＡ／Ｄ変換する変換手段を有するＡ／Ｄ変換
装置において、前記変換手段は同一入力を異なる分解能
でＡ／Ｄ変換する複数のＡ／Ｄ変換器と、該複数のＡ／
Ｄ変換器の出力に基づいてディジタル値を出力する選択
手段と、前記複数のＡ／Ｄ変換器間の誤差補正を行うた
めの補正手段とを有し、前記選択手段のディジタル値出
力にはＡ／Ｄ変換器固有情報を付加してあり、前記補正
手段は前記Ａ／Ｄ変換器固有情報に基づいて補正を行う
ことを特徴とするものである。

【００１０】また、本発明は、所定の周期で信号を出力
する信号源からの信号出力をＡ／Ｄ変換する変換手段を
有するＡ／Ｄ変換装置において、前記変換手段は同一入
力を異なる分解能でＡ／Ｄ変換する複数のＡ／Ｄ変換器
と、該複数のＡ／Ｄ変換器の出力に基づいてディジタル
値を出力する選択手段と、前記複数のＡ／Ｄ変換器の誤
差補正を行うために、前記信号源の所定の周期毎の無効
信号時に同期信号を生成する制御手段と、該同期信号に
同期して前記複数のＡ／Ｄ変換器間の誤差補正を行う補
正手段と、を有することを特徴とするものである。

【００１１】なお、無効信号時とは信号源から情報信号
が出力されていない時をいい、例えば、信号源が撮像手
段の場合は画像信号が出力されていない時をいう。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。 （実施形態１）まず、本発明のＡ／Ｄ変換装置の説明に
先だって、本発明のＡ／Ｄ変換装置を用いた光電変換装
置について説明する。

【００１３】図２に光電変換装置の検出部の一例の等価
回路を示す。以下の例は２次元アモルファスシリコンセ
ンサについて説明を行うが、検出素子は特に限定する必
要はなく、例えばその他の固体撮像素子（電荷結合素子
など）あるいは光電子倍増管のような素子であってもＡ
／Ｄ変換部の機能、構成については同様である。

【００１４】図２に示すように、１素子は光検出部２１
と電荷の蓄積および読み取りを制御するスイッチングＴ
ＦＴ２２とで構成され、一般にはガラスの基板上に配さ
れたアモルファスシリコン（α−Ｓｉ）で形成される。
光検出部２１中の２１Ｃはこの例では光ダイオードの寄
生キャパシタンスと捉えても良いし、光ダイオード２１
Ｄと検出器のダイナミックレンジを改良するように追加
コンデンサ２１Ｃを並列に含んでいる光検出器と捉えて
も良い。ダイオード２１ＤのアノードＡは共通電極であ
るバイアス配線Ｌｂに接続され、カソードＫはコンデン
サ２１Ｃに蓄積された電荷を読みだすための制御自在な
スイッチングＴＦＴ２２に接続されている。この例で
は、スイッチングＴＦＴ２２はダイオード２１Ｄのカソ
ードＫと電荷読み出し用増幅器（前置増幅器）２６との
間に接続された薄膜トランジスタである。

【００１５】スイッチングＴＦＴ２２をオン状態、リセ
ット用スイッチング素子２５を導通状態に操作してコン
デンサ２１Ｃを電源２４により所定の電位にリセットし
た後に、スイッチングＴＦＴ２２をオフ状態とし放射線
１を放射することにより、光ダイオード２１Ｄで放射線
量に応じた電荷が発生し、コンデンサ２１Ｃに蓄積され
る。その後、再度、スイッチングＴＦＴ２２をオン状
態、リセット用スイッチング素子２５を非導通状態に操
作して容量素子２３に電荷を転送する。そして、光ダイ
オード２１Ｄにより蓄積された電荷量を電位信号として
前置増幅器２６によって読み出し、Ａ／Ｄ変換を行うこ
とにより入射放射線量を検出する。Ａ／Ｄ変換部につい
ては後に詳述する。

【００１６】図１は２次元に配列した光電変換装置を表
した等価回路図である。図２に示された光電変換素子を
具体的に２次元に拡張して構成した場合における光電変
換動作について述べる。なお、光検出アレー８の画素は
２０００×２０００〜５０００×５０００程度の画素か
ら構成され、アレー面積は２００ｍｍ×２００ｍｍ〜５
００ｍｍ×５００ｍｍ程度である。

【００１７】図１において、光検出アレー８は４０９６
×４０９６の画素から構成され、アレー面積は４３０ｍ
ｍ×４３０ｍｍである。よって、１画素のサイズは約１
０５×１０５μｍである。１ブロック内の４０９６画素
を横方向に配線し、４０９６ラインを順に縦に配置する
ことにより各画素を２次元的に配置している。

【００１８】上記の例では４０９６×４０９６画素の光
検出器アレーを１枚の基板で構成した例を示したが、４
０９６×４０９６画素の光検出器アレーを２０４８×２
０４８個の画素を持つ４枚の光検出器で構成することも
できる。２０４８×２０４８個の検出器を４枚で１つの
光検出器アレーを構成する場合は、分割して製作するこ
とにより歩留まりが向上するなどのメリットがある。

【００１９】前述の通り１画素は、光電変換素子２１と
スイッチングＴＦＴ２２とで構成される。２１(1,1)〜
２１(4096,4096)は前述の光電変換素子２１に対応する
ものであり、光検出ダイオードのカソード側をＫ、アノ
ード側をＡとして表している。２２(1,1)〜２２(4096,4
096)はスイッチングＴＦＴ２２に対応するものである。

【００２０】２次元光検出器アレーの各列の光電変換素
子２１(m,n)のＫ電極は対応するスイッチングＴＦＴ２
２(m,n)のソース、ドレイン導電路によりその列に対す
る共通の列信号線（Ｌｃ1〜Ｌｃ4096）に接続されてい
る。例えば、第１列の光電変換素子２１(1,1)〜２１(1,
4096)は第１の列信号配線Ｌｃ1に接続されている。各行
の光電変換素子２１のＡ電極は共通にバイアス配線Ｌｂ
を通して前述のモードを操作するバイアス電源３１に接
続されている。各行のスイッチングＴＦＴ２２のゲート
電極は行選択配線（Ｌｒ1〜Ｌｒ4096）に接続されてい
る。例えば、第１行のスイッチングＴＦＴ２２(1,1)〜
２２(4096,1)は行選択配線Ｌｒ1に接続される。行選択
配線Ｌｒはラインセレクタ部３２を通して撮像制御部３
３に接続されている。ラインセレクタ部３２は例えばア
ドレスデコーダ３４と４０９６個のスイッチ素子３５か
ら構成される。この構成により任意のラインＬｒｎを読
み出すことが可能である。ラインセレクタ部３２は最も
簡単に構成するならば単に液晶ディスプレイなどに用い
られているシフトレジスタによって構成することも可能
である。

【００２１】列信号配線Ｌｃは撮像制御部３３により制
御される信号読み出し部３６に接続されている。２５は
列信号配線Ｌｃをリセット基準電源２４の基準電位にリ
セットするためのスイッチ、２６は信号電位を増幅する
ための前置増幅器、３８はサンプルホールド回路、３９
はアナログマルチプレクサ、４０はＡ／Ｄ変換部をそれ
ぞれ表す。それぞれの列信号配線Ｌｃｎの信号は前置増
幅器２６により増幅されサンプルホールド回路３８によ
りホールドされる。その出力はアナログマルチプレクサ
３９により順次Ａ／Ｄ変換部４０へ出力されディジタル
値に変換され図示しない画像処理部１０に転送される。

【００２２】本実施形態の光電変換装置は４０９６×４
０９６個の画素を４０９６個のラインＬｃｎに分け、１
列あたり４０９６画素の出力を同時に転送し、この列信
号配線Ｌｃを通して前置増幅器２６-1〜２６-4096、サ
ンプルホールド部３８-1〜３８-4096を通してアナログ
マルチプレクサ３９によって順次、Ａ／Ｄ変換部４０に
出力される。

【００２３】図１ではあたかもＡ／Ｄ変換部４０が１つ
Ａ／Ｄ変換器で構成されているように表されているが、
実際には４〜３２の系統で同時にＡ／Ｄ変換を行う。こ
れは、アナログ信号帯域、Ａ／Ｄ変換レートを不必要に
大きくすることなく、画像信号の読み取り時間を短くす
ることが要求されるためである。Ａ／Ｄ変換部について
詳細は後述する。

【００２４】既に述べたように、蓄積時間とＡ／Ｄ変換
時間とは密接な関係にあり、高速にＡ／Ｄ変換を行うと
アナログ回路の帯域が広くなり所望のＳ／Ｎを達成する
ことが難しくなる。従って、Ａ／Ｄ変換速度を不必要に
速くすることなく、画像信号の読み取り時間を短くする
ことが要求される。そのためには、多くのＡ／Ｄ変換器
を用いてＡ／Ｄ変換を行えばよいが、その場合はコスト
が高くなる。よって、上述の点を考慮して適当な値を選
択する必要がある。

【００２５】放射線１の照射時間はおよそ１０〜５００
ｍｓｅｃであるので、全画面の取り込み時間あるいは電
荷蓄積時間を１００ｍｓｅｃのオーダーあるいはやや短
めにすることが適当である。

【００２６】例えば、全画素を順次駆動して１００ｍｓ
ｅｃで画像を取り込むために、アナログ信号帯域を５０
ＭＨｚ程度にし、例えば、１０ＭＨｚのサンプリングレ
ートでＡ／Ｄ変換を行うと、最低でも４系統のＡ／Ｄ変
換器が必要になる。本撮像装置では１６系統で同時にＡ
／Ｄ変換を行う。１６系統のＡ／Ｄ変換器の出力はそれ
ぞれに対応する１６系統の図示しないメモリ（ＦＩＦＯ
など）に入力される。そのメモリを選択して切り替える
ことで連続した１ラインの走査線にあたる画像データと
して以後の画像処理部１０、あるいはそのメモリに転送
される。この後、画像、グラフとしてディスプレイなど
の表示装置で表示を行う。

【００２７】以下、図３を用いてＡ／Ｄ変換部４０の基
本構成及びその動作について説明を行う。

【００２８】Ａ点の入力信号は例えば本実施形態の容量
性素子２３の電位信号である。この信号は前置増幅器２
６により１０〜１００倍に増幅され、後段のサンプルホ
ールド部３８でホールドされる。前置増幅器２６の増幅
率は１セットの検出期間中は固定である。この前置増幅
器２６の部分は電流電圧変換回路を用いても良い。上述
のようにサンプルホールド部３８を設けることにより、
サンプルホールド部以降に信号を出力することと、光電
変換素子２１での信号電荷蓄積および容量素子２３への
電荷転送とを同時に行う。このようにパイプライン処理
を行うことにより、１素子あたりの駆動速度を向上させ
ている。サンプルホールド部３８の出力はアナログマル
チプレクサ３９を介して増幅器４１に接続されている。
増幅器４１はここでは３系統（４１−１、４１−２、４
１−３）あり増幅率はそれぞれ×１、×２、×４であ
る。特に系列数は３系統以外の２系統や４系統それ以上
であっても良い。倍率も２ⁿ でなく例えば１０ⁿ であっ
ても良い。また、付け加えておけばこれらの増幅器はゲ
インが異っても周波数特性の変化が小さい電流帰還形増
幅器を用いることが望ましい。この増幅器４１−１、４
１−２、４１−３はそれぞれＡ／Ｄ変換器４２−１、４
２−２、４２−３に接続されている。Ａ／Ｄ変換器４２
はアナログマルチプレクサ３９の信号が確定されている
間にＡ／Ｄ変換を完了させる。Ａ点の入力信号に基準電
位（例えばＧＮＤ）が入力された際には全てのＡ／Ｄ変
換器４２−１、４２−２、４２−３の出力が同一の値を
出力するようにＡ／Ｄ変換値は設定されている。Ａ／Ｄ
変換出力選択部４３はＡ／Ｄ変換器４２のオーバーフロ
ー信号を元にＡ／Ｄ変換出力選択部４３が有効なＡ／Ｄ
変換出力をＡ／Ｄ変換器４２−１、４２−２、４２−３
の中から選択する。

【００２９】例えば、入力信号が最小に近い場合、Ａ／
Ｄ変換器４２−１、４２−２、４２−３全てがオーバー
フローせず、この時に分解能が最小のＡ／Ｄ変換器は、
入力信号を４倍してＡ／Ｄ変換しているＡ／Ｄ変換器４
２−３となり、Ａ／Ｄ変換器４２−３のＡ／Ｄ変換出力
が選択される。一方、入力信号が最大に近い場合、Ａ／
Ｄ変換器４２−１では入力範囲内の信号入力になるが、
信号が増幅されて入力されるＡ／Ｄ変換器４２−２、４
２−３では入力範囲外の信号入力（オーバーフロー）と
なり、この時に有効出力（かつ分解能が最小の出力）を
出力するのは、Ａ／Ｄ変換器４２−１となり、Ａ／Ｄ変
換器４２−１のＡ／Ｄ変換出力が選択される。

【００３０】Ａ／Ｄ変換器のＬＳＢの入力信号値をａ×
２ⁿ （ａは定数、ｎは整数）とすることにより、最小分
解能の異なるＡ／Ｄ変換器の出力値を単にビットシフト
することによりその他の変換を行うことなくＡ／Ｄ変換
データとして扱うことができる。

【００３１】例えば、図４、図５に示したように、１２
ｂｉｔのＡ／Ｄ変換器４２を３個用いた場合、出力の際
にはゲイン１倍のＡ／Ｄ変換器４２−１の出力はバスＤ
１３（ＭＳＢ）からＤ２に割り当て下位ビットを０で補
う。ゲイン２倍のＡ／Ｄ変換器４２−２の出力はバスＤ
１２からＤ１に割り当て上位ビットおよび最下位ビット
を０で補う。さらに、ゲイン４倍のＡ／Ｄ変換器４２−
３の出力はバスＤ１１からＤ０（ＬＳＢ）に割り当てて
上位ビットを０で補って出力をする。この場合はＡ／Ｄ
変換器４２を１２ビットに仮定したため通常の目盛りア
クセス時に２ビットが空いてしまう。そこで、出力の際
は、Ａ／Ｄ変換器４２−１と４２−２とのオーバーフロ
ー信号と併せて、Ａ／Ｄ変換出力を後段の画像処理部１
０に出力する。このＡ／Ｄ変換器の構成によって、３つ
のＡ／Ｄ変換器は１つの自動レンジ変換機能をもったＡ
／Ｄ変換器として機能する。

【００３２】図４ではＡ／Ｄ変換器のオーバーフロー信
号をそのまま付加して出力するようにしたが、複数のＡ
／Ｄ変換器の内のどのＡ／Ｄ変換器出力を用いたのかが
判断できる情報を付加して出力すればよい。例えば、出
力信号選択部４３はどのＡ／Ｄ変換器出力を用いたのか
分かるビットをオーバーフロー信号の代わりに付加して
出力すればよい。具体的には、出力信号選択部４３は、
Ａ／Ｄ変換器４２−１を用いた場合は“０１”、Ａ／Ｄ
変換器４２−２の場合は“１０”、Ａ／Ｄ変換器４２−
３の場合は“１１”などを出力信号に２ｂｉｔ付加して
出力すればよい。

【００３３】つぎに、図４、図６を用いてＡ／Ｄ変換部
の自動ゲインおよびオフセット補正機能について説明す
る。図４はＡ／Ｄ変換部出力段のブロック図、図６は補
正回路例である。

【００３４】本実施形態においては、図４に示すとお
り、通常データ出力は１４ｂｉｔである。しかし、この
回路のままでは全段入力段および各Ａ／Ｄ変換器の系列
毎のオフセット誤差、およびゲイン誤差を残したままの
データとなっている。そのため、データの補正が必要と
なる。しかし、図５に示した内、特にＡ／Ｄ変換器４２
の担当の境目で不連続点を生じ、出力が境界部のどちら
のＡ／Ｄ変換器４２によりＡ／Ｄ変換された出力なのか
区別がつかなくなる。そこで、オーバーフロー信号２ｂ
ｉｔを１４ｂｉｔデータに付加してやることにより各Ａ
／Ｄ変換器の区別を可能とする。本実施形態では後段の
ＦＩＦＯ（First-In First-Out）４９などのメモリは１
４ｂｉｔデータを格納するためには通常１６ｂｉｔ幅の
メモリアクセスが必要となるため、この拡張により大き
なコストアップとはならない。その後、ＦＩＦＯ４９か
らのデータはデータバス５０に出力される。図６に示す
ようにデータバスには複数のＡ／Ｄ変換部からの出力が
接続されており、走査方向に応じて順次ＦＩＦＯ４９か
らデータバス５０にデータが出力される。画像信号補正
部６３はデータバス５０からデータを読み込み、補正制
御部６０はオーバーフロー信号２ｂｉｔなどの各Ａ／Ｄ
変換器を指示するＡ／Ｄ変換器区別符号を元に、各Ａ／
Ｄ変換部４０の系列毎、さらに系列中のＡ／Ｄ変換器４
２毎にメモリ６１から読み出した補正係数を用いて補正
演算部６２でオフセットおよびゲイン補正を行った後、
画像処理部１０にデータを出力する。

【００３５】画像補正部６３は単に１６ビットのＬＵＴ
（Look Up Table）６４として補正を単純化してもかま
わない。ただし、この場合は各Ａ／Ｄ変換部４０系列に
よる違いを補正するために、ＦＩＦＯ４９の前段にＬＵ
Ｔ６４を挿入して補正を行うことが望ましい。ＬＵＴ６
４には補正部６３への入力に応じた各Ａ／Ｄ変換器４２
間の誤差補正後のデータを予め書き込んでおく。この補
正データは事前に取り込んだ無補正データから求める。
補正データは各Ａ／Ｄ変換器のオフセットとゲインとの
バラ付きをなくすように求める。この補正データを図示
しないＣＰＵなどによってＡ／Ｄ変換装置の初期化時な
どに書き込んでもよいし、工場出荷時などにＲＯＭとし
て書き込んでおいてもよい。

【００３６】また、補正後のデータであるが、先に述べ
た通り本実施形態では画像データが１４ｂｉｔであるの
で１４ｂｉｔのデータの上位２ｂｉｔにそのままＡ／Ｄ
変換器区別符号を付加したままデータを出力することに
より、データ解析時や故障個所の特定などに役に立つ。

【００３７】次に、図７の補正データ取得フローチャー
トを用いて補正用データの取得方法について述べる。補
正用データは補正データ取得モード時に取得する。この
モード時は、動作タイミングは通常の撮像駆動と同様で
ある。まず、補正データ取得のためにＡ／Ｄ変換部４０
に基準電位Ａを入力する。そして、Ａ／Ｄ変換器４２−
１、４２−２、４２−３毎に順次補正データを取得す
る。全てのＡ／Ｄ変換器４２でデータを取得が完了した
後、基準電位ＢをＡ／Ｄ変換部４０に入力し、同様に補
正データを取得する。データを取得し終わった後に、図
示しない補正係数算出回路を用いて、それらのデータか
ら統計的に補正係数を求め、補正係数用メモリ６１に補
正係数を格納する。 （実施形態２）図８、図９、図１０、図１１を用いて本
発明の第２の実施形態におけるＡ／Ｄ変換部の自動ゲイ
ンおよびオフセット補正機能について説明する。図８は
補正回路ブロック図、図９は補正回路４４の内の比較お
よび制御部のブロック図、図１０は増幅器に組み込まれ
た具体的補正部分の回路例、図１１はタイミングチャー
トである。なお、本実施形態における検出部、光電変換
装置、Ａ／Ｄ変換部４０の基本構成は、図１〜図３を用
いて説明した実施形態１のものと同じなのでここでは説
明を省略する。

【００３８】図８中、３３は撮像制御部であり、これは
ＡＳＩＣ（Application Specific Integrated Circuit)
やＦＰＧＡ（Field Programable Gate Array）で構成さ
れており、言わば単なるパターンジェネレータである。
図示しないＣＰＵからのモード指示に従って撮像パター
ンなどの所定のパターンを各制御信号線毎に生成する。
また、この撮像パターンはＲＯＭなどに記憶されたもの
を読み出しても良いし、ＡＳＩＣやＦＰＧＡ内でクロッ
ク同期して生成しても良い。撮像制御部３３内の４５は
補正制御回路であり、この場合は特に回路が組み込まれ
ている訳ではなく、撮像時に撮像制御部３３からの出力
される信号線の１つである。図１１の補正同期信号１０
０が本補正制御回路４５からの補正回路用の同期信号に
相当し、撮像同期に同期している。

【００３９】本実施形態においては補正は２次元検出器
アレー８の１ライン毎に行う。勿論、１フレーム単位で
行ってもよいし、場合によっては画素毎に行ってもよ
い。図１１中では補正制御回路４５から出力される補正
同期信号１００は水平同期信号と同期して出力される。
補正同期信号１００が出力されると、信号読み出し部３
６（ここではＡ／Ｄ変換部４０を含んでいない）は、ま
ず、オフセット補正用基準電位Ｖｏを出力する（出力波
形１０１）。これは、例えば、信号読み出し部３６内の
アナログマルチプレクサに予め基準電位（例えばＧＮＤ
レベル）を入力しておき、所定のタイミングでその基準
電位部のアナログＳＷを選択してやることにより行われ
る。別の例としては、光検出器アレー中に放射線不感帯
を設け、その画素部分の出力をもって基準電位Ｖｏとし
ても良い。この場合は、補正制御回路が直接信号読み出
し部３６に補正同期信号１００を発生する必要はなく所
定のタイミングで補正回路４４に補正同期信号１００を
発生すれば良い。さて、補正同期信号１００は図９の補
正回路４４に入力される所定のタイミングだけ遅延部３
０１（シフトレジスタなど）により遅延される。これ
は、補正信号出力電位Ｖｏに整定するまでのウエイト時
間である。所定の遅延（本実施形態では約１μｓ）の
後、Ｖｏが出力されている期間にオフセット補正動作を
行う。信号読み出し部出力波形１０１においてＶｏが整
定している期間内にオフセット補正タイミングを表すタ
イミングパルスをタイミング発生器３０２が発生する。
このパルスの間に加算平均部３０３は入力信号のＶｏを
平均してランダムノイズの影響を抑える。記憶素子３０
４はパルスが無効になる瞬間にＶｏの平均値出力を記憶
する。比較部３０５は記憶素子３０４の出力と基準値３
０６に定められたディジタルの基準値と比較する。本実
施形態では基準値は６４に定めてある。本実施形態のＡ
／Ｄ変換部４０の入力電圧範囲は０Ｖから２Ｖであり、
ＶｏをＧＮＤレベルに設定しているので、オフセット補
正の基準値は０近傍に定めるのが望ましいが、ランダム
ノイズやその他のオフセットなどによりセンサからの信
号読み出し部出力信号１０１が負値（Ａ／Ｄ変換範囲
外）をとる可能性を考慮して意図的に基準レベルをＧＮ
Ｄレベルよりも高く設定している。さて、比較部３０５
は比較結果を元にオフセット誤差が小さくなるようにオ
フセット補正出力信号１０４を出力する。この出力の遷
移に同期してタイミング発生器３０７はオフセット補正
出力イネーブル信号１０３を生成してオフセット補正を
行う。具体例は後述する。次に、オフセット補正の操作
が完了するタイミングを見計って信号読み出し部３６は
ゲイン補正用基準電位Ｖｇを出力する。そして、補正回
路４４内では、遅延部３０８（シフトレジスタ）がゲイ
ン補正用電位Ｖｇが整定するタイミングになるまで補正
同期信号１００を遅延させた後、タイミング発生器３０
９はゲイン補正期間を表すパルス信号を生成する。本実
施形態では直接補正制御回路４５から直接にはゲイン補
正タイミングを指示を出していないが、勿論、ゲイン補
正のための同期信号を発生しても良い。さて、このタイ
ミング発生器３０９からのゲイン補正パルス信号の有効
期間に加算平均部３１０は同様にランダムノイズを抑え
るために加算平均を行い、パルス信号が無効になる瞬間
に記憶素子３１１は平均値出力を記憶する。比較部３１
２は予め定められた基準値３１３と比較する。ここで、
基準信号Ｖｇの信号レベルは本実施形態では全てのＡ／
Ｄ変換器の入力範囲内の最大のレベル、即ちゲイン４倍
のＡ／Ｄ変換器入力の最大値よりもやや小さいレベルと
する。具体的にＶｇは０．５Ｖよりやや小さいレベルを
設定する。そして、本実施形態では補正回路４３−１内
基準値３１３には１０００を、補正回路４３−２内基準
値３１３には２０００を、補正回路４３−３内基準値３
１３には４０００をセットしている。比較部３１２の比
較結果は、基準値の方が大きい場合は１、等しい場合は
０、小さい場合は−１として出力する。この結果は、加
減算器３１４によりそれまでの出力値に加算されて記憶
素子３１５に記憶され、８ｂｉｔ出力としてゲイン補正
出力信号１０７を出力する。Ａ／Ｄ変換器４２はゲイン
補正用基準電位Ｖｇが出力されている間にＡ／Ｄ変換を
完了する。そのディジタル出力と予め定められているゲ
イン補正値とを補正回路４４で比較しゲイン誤差が小さ
くなるように調節する。ここまでで一回の補正処理が完
了する。

【００４０】この系のゲインはそれぞれのＡ／Ｄ変換器
４２に対しては固定値であるため、ゲイン補正の目的は
温度変化等による微妙なゲインの変動を補正するもので
ある。そこで、ゲイン補正幅は全体のゲインの１％以下
になっている。また、通常の動作ではゲイン誤差および
オフセット誤差は大きく変動しないので、一度の補正ル
ープでの制御範囲を１ＬＳＢ以下になるように設定して
いる。この場合、撮像を開始した直後にはゲイン誤差お
よびオフセット誤差を補正できない。しかし、実際の駆
動では、本撮影前にアイドリング撮影があったり、いき
なりの連続画像でも最初の１，２フレームの間にはこの
補正が完了するので問題とはならない。むしろ、何らか
の外乱により大きく画像が乱れることが無いことが重要
である。さらに、オフセット補正とゲイン補正とを同時
に行っても、問題となる発振状態とはならない。付け加
えれば、オフセット補正がゲイン補正の影響を受けない
ように設定するか、或いは、所定のオフセット偏差以下
になった場合のみゲイン補正を行うことによっても制御
系を不安定な状態から回避できる。

【００４１】図１０を用いて具体的に補正部分の回路の
一例を述べる。この回路の基本は演算増幅器を用いた増
幅器である。以下の説明において、入力信号の大小は受
光放射線の大小に一致しており、また、その他の信号レ
ベルの大小は入力信号に換算して表現する。

【００４２】まず、オフセット補正は非反転入力端子の
入力電位を調節することにより行う。基準目標値に比べ
て、先のオフセット補正基準電位ＶｏをＡ／Ｄ変換した
ディジタル値が（入力換算で）大きければコンデンサＣ
１の出力電位を上げる（反転のため）。そのために、図
１１中、まず、オフセット補正出力信号１０４によりス
イッチＳＷ２をＯＮする。その状態で、オフセット出力
イネーブル信号１０３を有効とし、１ＬＳＢ程度、コン
デンサＣ１を充電する。また、逆に目標値より小さけれ
ば、スイッチＳＷ３をＯＮした状態で、出力イネーブル
信号１０３を有効にする。コンデンサＣ１のリークおよ
び非反転入力端子電流が気になる場合にはコンデンサＣ
１と入力端子間にバッファアンプを用い、基準となる端
子にガード電極を用いるなどの作り込みを行っても良
い。オフセットを補正する方法は特にこの方法によるも
のではなく、例えばＤ／Ａコンバータによって基準電位
を作成しても構わない。

【００４３】次に、ゲイン補正は帰還抵抗値を変化させ
ることにより行う。先に述べたとおり、各Ａ／Ｄ変換器
４２毎にゲインは固定であるのでＲ２：ＶＲ（ｍａｘ）
は１００：１程度になっている。ＶＲは例えばディジタ
ル制御可能な可変抵抗（８ｂｉｔディジタルポテンショ
メータ）である。この状態で、ゲイン補正用基準電位Ｖ
ｇが出力されている間のディジタル変換値とゲイン補正
用目標値と比較し、ゲインが小さい場合には抵抗値を１
ｂｉｔ分だけ増加させ、逆に大きい場合には１ｂｉｔ減
少させる。ゲイン補正方法は特にこの方法によらず、そ
の他の方法でも構わない。例えば、帰還抵抗部にＤ／Ａ
変換器等を用いてゲイン補正を行うことも可能である。

【００４４】

【発明の効果】以上説明したように、本発明によれば目
的分解能よりも低い分解能を有したＡ／Ｄ変換器を用い
て、実効分解能を維持しつつ、高速かつコスト面で有利
なＡ／Ｄ変換器を提供することができる。

【図面の簡単な説明】

【図１】２次元センサとＡ／Ｄ変換部の概略的構成図で
ある。

【図２】センサ１画素当たりの等価回路図である。

【図３】Ａ／Ｄ変換部の基本構成を示す図である。

【図４】Ａ／Ｄ変換部出力段のブロック図である。

【図５】内部Ａ／Ｄ変換器の分解能の説明図である。

【図６】ゲイン＆オフセット補正を行う手段のブロック
図である。

【図７】補正係数取得時の動作を示すフローチャートで
ある。

【図８】ゲイン＆オフセット補正を行う手段のブロック
図である。

【図９】補正回路内の比較及び制御部のブロック図であ
る。

【図１０】ゲイン＆オフセット補正部分の回路の具体例
を示す図である。

【図１１】ゲイン＆オフセット補正のタイミングチャー
トである。

【図１２】従来のゲイン可変Ａ／Ｄ変換回路である。

【符号の説明】

１ 放射線 ２１ 検出素子 ２６ 前置増幅器 ３８ サンプルホールド回路 ３９ アナログマルチプレクサ ４０ Ａ／Ｄ変換部 ４１ 増幅器 ４２ Ａ／Ｄ変換器 ４３ Ａ／Ｄ変換出力選択部 ４４ 補正回路 ４５ 補正制御回路 ４９ ＦＩＦＯメモリ ６０ 補正制御部 ６１ 補正係数用メモリ ６２ 補正演算部 ６３ 画像信号補正部

Claims (7)

【特許請求の範囲】
1. 【請求項１】 信号源からの信号出力をＡ／Ｄ変換する
   変換手段を有するＡ／Ｄ変換装置において、 前記変換手段は同一入力を異なる分解能でＡ／Ｄ変換す
   る複数のＡ／Ｄ変換器と、 該複数のＡ／Ｄ変換器の出力に基づいてディジタル値を
   出力する選択手段と、 前記複数のＡ／Ｄ変換器間の誤差補正を行うための補正
   手段とを有し、 前記選択手段のディジタル値出力にはＡ／Ｄ変換器固有
   情報を付加してあり、前記補正手段は前記Ａ／Ｄ変換器
   固有情報に基づいて補正を行うことを特徴とするＡ／Ｄ
   変換装置。
2. 【請求項２】 所定の周期で信号を出力する信号源から
   の信号出力をＡ／Ｄ変換する変換手段を有するＡ／Ｄ変
   換装置において、 前記変換手段は同一入力を異なる分解能でＡ／Ｄ変換す
   る複数のＡ／Ｄ変換器と、 該複数のＡ／Ｄ変換器の出力に基づいてディジタル値を
   出力する選択手段と、 前記複数のＡ／Ｄ変換器の誤差補正を行うために、前記
   信号源の所定の周期毎の無効信号時に同期信号を生成す
   る制御手段と、 該同期信号に同期して前記複数のＡ／Ｄ変換器間の誤差
   補正を行う補正手段と、 を有することを特徴とするＡ／Ｄ変換装置。
3. 【請求項３】 １回の同期信号に同期して補正する補正
   幅は略最小分解能またはそれ以下の範囲で行うことを特
   徴とする請求項２に記載のＡ／Ｄ変換装置。
4. 【請求項４】 前記異なる分解能でＡ／Ｄ変換する複数
   のＡ／Ｄ変換器の最小分解能は、 ａ×１、ａ×２、ａ×４、・・・、ａ×２ⁿ （ａは定
   数、ｎ＞１の整数）であることを特徴とする請求項１〜
   ３のいずれかの請求項に記載のＡ／Ｄ変換装置。
5. 【請求項５】 前記選択手段からのディジタル出力また
   はディジタル出力の一部は、前記複数のＡ／Ｄ変換器出
   力の有効出力かつ最小分解能出力の出力を選択した後に
   最小分解能に応じてビットシフトした出力であることを
   特徴とする請求項４記載のＡ／Ｄ変換装置。
6. 【請求項６】 前記補正機能はオフセット補正およびゲ
   イン補正であることを特徴とする請求項１〜５のいずれ
   かの請求項に記載のＡ／Ｄ変換装置。
7. 【請求項７】 前記信号源は撮像手段であることを特徴
   とする請求項１〜６のいずれかの請求項に記載のＡ／Ｄ
   変換装置。