JP2010273385A - 半導体装置の制御方法 - Google Patents

Abstract

【課題】カラム方式によるイメージセンサにおいて、Ｓ／Ｎを良好に保ちながらダイナミックレンジを拡大する。
【解決手段】固体撮像素子１０のプリアンプ部（カラム領域部）６１に、垂直信号線１５８ごとに、画素信号検出部２１０にて各画素信号の大きさを画素信号増幅部２３０の出力側で独立に検出し、この信号の大きさに応じて独立に画素信号増幅部２３０に対してゲインを設定する画素信号制御部２００を設ける。固体撮像素子１０の後段には、Ａ／Ｄ変換部６４や信号拡張部３１０を設け、Ａ／Ｄ変換部６４でデジタル化した画素信号に対して、画素信号検出部２１０からの分類信号Ｖｓｅｐａを参照して、各画素信号増幅部２３０に設定されたゲイン分を補正することで、１画面分の信号のダイナミックレンジを拡大する。
【選択図】図２

Description

本発明は、複数の単位構成要素が配列されてなる半導体装置の制御方法に関する。

より詳細には、たとえば、光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば単位画素）がマトリクス状に配列されてなり、単位構成要素によって電気信号に変換された物理量分布を電気信号として読み出す物理量分布検知の半導体装置（たとえば固体撮像装置）における単位信号に対するゲイン制御機能に関する。

光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。たとえば、映像機器の分野では、物理量のうちの光を検知するＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ ）型あるいはＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）やＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。

また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。
このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。

たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。

この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。

画素部から信号を読み出してチップ外部に出力するに際しては、垂直列（カラムとも言われる）ごとに独立の読出回路（カラム処理部）を設け、水平行ごとに（１行分ずつ）順次画素部から信号を読み出してカラム処理部に一旦信号を保持し、所定のタイミングで１行分の画素信号を順次チップ外に出力する、カラム方式と呼ばれる技術が知られている。

たとえば図２７は、Ｘ−Ｙアドレス型固体撮像素子の一例であるカラム方式によるＣＭＯＳイメージセンサの従来の構成例を示す図である。

このＣＭＯＳイメージセンサは、半導体基板（図示せず）上に、２次元画素アレイよりなる撮像部（光電変換領域部）１１０と、各種タイミング信号を生成するタイミング信号生成部４０と、水平方向の選択を行なう水平走査部４２Ｈと、垂直方向の選択を行なう垂直走査部４２Ｖと、撮像部１１０の出力側に設けられたカラム領域部９２０と、カラム領域部９２０から出力された画素信号を増幅する出力アンプ９５０と、可変ゲイン増幅器（ＰＧＡ；プログラマブルゲインコントロール増幅器）９６０と、ＡＤ（アナログ−デジタル）変換部９７０などを有して構成されている。

撮像部１１０の垂直信号線１５８には、負荷ＭＯＳトランジスタ１７１を介して負荷制御部１７４による一定のバイアス電圧が供給されている。

撮像部１１０の出力側のカラム領域部９２０と呼ばれる部分には、画素列（カラム）ごとにカラム処理部９３０を備えている。カラム処理部９３０は、垂直信号線１５８上にコンデンサ（キャパシタ）９３２を有し、各画素から読み出した画素信号Ｖｓｉｇを順次コンデンサ９３２に格納し、これを順次出力アンプ９５０に読み出すようになっている。

この構成においては、垂直列ごとに個別の処理回路（カラム処理部９３０）を有しており、カラム方式を採用している。すなわち、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できるようにしている。

次に、このようなカラム方式回路の動作を簡単に説明する。光信号を受光する撮像部１１０は、行列方向に配置された複数の単位画素（Ｐ）１０３から構成されている。この単位画素の中には、少なくとも電荷生成部（光電変換素子）が１個含まれており、通常、この光電変換素子にはフォトダイオードやフォトゲートが用いられている。そして、撮像部１１０から出力される画素信号Ｖｓｉｇ は、垂直走査部４２Ｖにより、垂直制御線１１５を介して所定の行が順番に選択される。

なお、図２７では垂直制御線１１５を画素行ごとに１本ずつしか示していないが、垂直走査部４２Ｖからは各画素行を選択して画素信号を読み出すために、通常は複数種類の垂直制御線１１５が並列に設けられている。

垂直制御線１１５によって選択された行の信号は、撮像部１１０の出力側に平行に配置されるカラム処理部９３０のコンデンサ９３２に順次蓄積される。この信号の蓄積動作は１行同時に行なわれる。

カラム処理部９３０のコンデンサ９３２に蓄積された画素信号Ｖｓｉｇ は、水平走査部４２Ｈからの水平選択パルスＣＨ（ｉ）により左端から順番に列を走査していく動作によって順次選択される。つまり、水平走査部４２Ｈから列選択スイッチ（通常はトランジスタで構成）９３４を順番に選択して駆動していく。これにより、各単位画素１０３の画素信号Ｖｓｉｇ が順番に出力アンプ９５０に読み出されることになる。

また、出力アンプ９５０は、水平信号線１１８に読み出された画素信号Ｖｓｉｇ を順次増幅して電圧信号として出力する。可変ゲイン増幅器９６０は、その電圧信号を細かいゲイン刻みの中の何れかのゲインで電圧増幅する。そして、この電圧増幅された画素信号をＡＤ変換部９７０に入力することでデジタル信号に変換して出力する。

なお、一般的には、撮像部１１０とカラム領域部９２０と出力アンプ９５０とが同一の半導体チップ上に形成されて固体撮像素子１０が構成され、このチップ外に可変ゲイン増幅器９６０とＡＤ変換部９７０とを配して固体撮像装置２を構成する場合と、可変ゲイン増幅器９６０とＡＤ変換部９７０も撮像部１１０などが配される半導体チップ上に形成することで、実質的に固体撮像素子１０と固体撮像装置２とを共通のものとする構成が採られる。

上記構成の装置では、出力アンプ９５０や可変ゲイン増幅器９６０で用いられるアンプなど、回路内に各種アンプが搭載されていることが分かる。これらはアナログ増幅アンプであるのでアナログランダムノイズである熱雑音が発生し得る。この熱雑音は時間に対しランダムに発生し得る。出力アンプ９５０に近いところではより広帯域化が必要で、アンプから発生し得る熱雑音は、帯域に応じ悪化傾向にある。今後の多画素、高速撮像化に対しこれらは不利になる。

ところで、上記従来の固体撮像装置に設けられるＡＤ変換部９７０のビット精度は、現在、一般的に１２ビットや１４ビットといったものが開発され、使用されている。そして、このＡＤ変換部９７０のビット数を大きくすると、消費電力が大きくなり、さらに回路自身が持つ雑音により、ビット精度を良くしていくことが各段に難しくなってしまう。

このため従来のカラム方式によるイメージセンサでは、ビット精度を高くすることが困難であり、Ｓ／Ｎを良好に保ちながらダイナミックレンジを拡大できないという課題があった。

なお、撮像部１１０の各画素内で画素信号のゲインを画素単位で制御するような構成とすれば、光電変換領域部側でビット精度を向上でき、出力信号のダイナミックレンジを拡大することが可能であるが、この場合には、各画素の構成が複雑化してしまい、上述したカラム方式による低コスト化や小型化といった利点を得ることができなくなる。

このような問題を解決する一手法として、たとえば、非特許文献１，２には、ＣＭＯＳイメージセンサを対象として、画素部から読み出された信号に対して、垂直列（カラムとも言われる）ごとに、画素信号を適応的に増幅するＰＧＡ（プログラマブルゲインコントロール）回路を組み込むことで、ノイズ低減を図る技術が提案されている。この非特許文献１，２に記載の技術に依れば、Ｓ／Ｎを良好に保ちながら信号のダイナミックレンジを拡大することで、特に低照度時においてのＣＭＯＳイメージセンサの画質を改善することができる利点がある。

ＩＳＳＣＣ ２００３ ２／１１ Ｄｉｇｅｓｔ ｏｆ Ｔｈｃｈｉｃａｌ Ｐａｐｅｒ ｐ２２４−２２５ ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ３５，Ｎｏ７，ｐｐ９３２−９３８；Ｊｕｌｙ ２０００；Ｍ．Ｓｃｈａｎｚ

この非特許文献１，２に記載の技術では、ＰＧＡ回路とは別系統で、撮像部１１０から出力された画素信号を、それぞれ異なる所定の閾値と比較判定し、その結果に基づいてＰＧＡ回路に設定するゲインを決め、ＰＧＡ回路をこの決定したゲインで動作させることでゲイン制御を行なうようにしている。

ゲイン制御としては、小信号であってゲインアップが必要と判断した場合は撮像部１１０で取得された画素信号に対してＰＧＡ回路でゲイン増大を行ない、増幅した信号を外部に出力する一方、大信号であってゲインアップが不要と判断した場合はＰＧＡ回路でゲイン増大を行なわずに、撮像部１１０で取得された画素信号をそのまま外部に出力する。

しかしながら、非特許文献１，２では、画素信号を適応的に増幅するＰＧＡ回路を垂直列ごとに組み込む基本的な技術を開示しているに過ぎず、さらなる改善が必要であることが分かった。

また、非特許文献１，２に記載の方式では、ＰＧＡ回路やその後段の回路形式により、ゲイン調整された信号量が回路のダイナミックレンジを越えて出力される状況になる場合もあり、結果としては、信号のダイナミックレンジを適切に拡大していることにならないという問題を有することが分かった。

本発明は、上記事情に鑑みてなされたものであり、非特許文献１，２に記載のカラム方式を採用した回路構成をさらに改善することで、Ｓ／Ｎを良好に保ちながらダイナミックレンジを拡大する、好ましくは回路のダイナミックレンジを越えてのゲイン制御を防止することのできる技術を提供することを目的とする。

本発明に係る半導体装置の制御方法は、入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部に生成された前記信号電荷に対応する単位信号を生成する単位信号生成部とを単位構成要素内に含み、当該単位構成要素が水平行および垂直列に２次元マトリクス状に配された信号取得部と、前記垂直列ごとに設けられた、前記単位信号を前記水平行ごとに読み出して所定のゲインで増幅して順次出力するカラム処理部とを備えた半導体装置の制御するものである。なお、垂直列ごとに設けられたカラム処理部は、単位構成要素から読み出された単位信号を、設定されたゲインで増幅する増幅回路を含んでいるものとする。

ここで、第１の制御方法では、増幅回路から出力されるから単位信号の大きさを検出して、その結果に基づいて増幅回路から出力される単位信号が飽和しているか否かを判定し、飽和しないように増幅回路に設定すべきゲインを決定し、この決定したゲインで前記増幅回路を動作させるゲイン決定制御処理を行なうとともに、増幅回路から出力されたアナログの単位信号をデジタル値に変換する。

なお、第１の制御方法に替えて、第２の制御方法として、信号取得部から出力される単位信号の大きさを検出して、その結果に基づいて増幅回路に設定すべきゲインを決定し、この決定したゲインで増幅回路を動作させるゲイン決定制御処理を行なう。加えて、信号取得部から出力される単位信号をそれぞれ異なる複数の閾値と比較判定することで当該単位信号の大きさを分類し、閾値ごとの各比較判定の結果もしくはこの各比較判定の結果に基づく当該単位信号の大きさを分類する分類信号を当該単位信号と対応付けてカラム処理部の外部に出力する。そして、この出力された各比較判定の結果もしくは分類信号に基づいて、カラム処理部から出力された出力信号に対して、増幅回路に設定されたゲイン分を補正するゲイン補正処理を行なってもよい。

また、第３の制御方法として、垂直列の１行分について、信号取得部から出力される単位信号の大きさを検出して、その結果に基づいて１行分の各増幅回路のそれぞれに設定すべきゲインを各別に決定し、この決定した各ゲインで増幅回路を動作させるゲイン決定制御処理を行なう。加えて、１行分の各増幅回路に設定される各ゲインがそれぞれ異なることに起因して発生する各増幅回路の出力直流レベルの変動を抑制してもよい。

（根拠は現明細書の段落１６３〜１６５など）
第１の制御方法によれば、Ｓ／Ｎを良好に保ちながらダイナミックレンジを拡大するとともに、飽和信号量を超過しないようにしつつ回路のダイナミックレンジの有効活用ができる。そのため、ダイナミックレンジが広くＳ／Ｎの良好な画像を得ることができる。

（根拠は現明細書の段落３２など）
第２の制御方法によれば、２次元マトリクス状の１面分におけるゲインムラを補正できる。各単位構成要素についてゲイン１の状態に戻し、これによって、１画面（１フレーム）におけるデジタル信号のダイナミックレンジを拡大できる。

（根拠は現明細書の段落１７４〜２１８，２４４〜２５５など）
第３の制御方法によれば、１行分の各増幅回路に各別にゲインを設定することに起因する各増幅回路の出力直流レベルの違いが画像ノイズとして出力されることを防止できる。

本発明に係る半導体装置の一実施形態を備えた電子機器の一実施形態であるカメラシステムを示す概略構成図である。 ＣＭＯＳ型の固体撮像素子を主要部とする固体撮像装置と周辺部の第１実施形態を示した概略図である。 ＣＭＯＳ型の固体撮像素子を主要部とする固体撮像装置と周辺部の第２実施形態を示した概略図である。 図３に示した第２実施形態の構成に対応する固体撮像装置の１水平期間の動作タイミングを示すタイミングチャートである。 図３に示した第２実施形態の構成に対応する画素信号検出部の構成例を示した図である。 図５に示した比較器の構成例を示した図である。 図２（Ａ）に示した第１実施形態の構成に対応する固体撮像装置の１水平期間の動作タイミングを示すタイミングチャートである。 図２（Ａ）に示した第１実施形態の構成に対応する画素信号検出部の構成例を示した図である。 ＣＭＯＳ型の固体撮像素子を主要部とする固体撮像装置と周辺部の第３実施形態を示した概略図である。 ＣＭＯＳ型の固体撮像素子を主要部とする固体撮像装置と周辺部の第４実施形態を示した概略図である。 第１および第３実施形態の構成における画素信号増幅部周辺の第１の構成例と動作を説明する図である。 第１および第３実施形態の構成における画素信号増幅部周辺の第２の構成例と動作を説明する図である。 第１および第３実施形態の構成における画素信号増幅部周辺の第３の構成例と動作を説明する図である。 第２および第４実施形態の構成における画素信号増幅部周辺の一構成例と動作を説明する図である。 図１４に示した画素信号増幅部におけるゲイン設定方法の第１例を説明する図である。 図１４に示した画素信号増幅部におけるゲイン設定方法の第２例を説明する図である。 カラム領域部の画素信号増幅部の次段に設けられるカラム回路周辺の回路構成の第１例を示したブロック図である。 カラム領域部の画素信号増幅部の次段に設けられるカラム回路周辺の回路構成の第２例を示したブロック図である。 カラム領域部の画素信号増幅部の次段に設けられるカラム回路周辺の回路構成の第３例を示したブロック図である。 カラム領域部の画素信号増幅部の次段に設けられるカラムＡＤＣ回路周辺の回路構成例を示したブロック図である。 信号拡張部の構成例を示した図である。 ＣＭＯＳ型の固体撮像素子を主要部とする固体撮像装置と周辺部の第５実施形態を示した概略図である。 第５実施形態の構成における信号処理部の構成例を示した図である。 画素ソースフォロワの熱雑音計算の等価回路におけるノイズ解析を示す図である。 カラムアンプから発生し得る雑音計算の等価回路におけるノイズ解析を示す図である。 実験結果を示す図である。 カラム方式によるＣＭＯＳイメージセンサの従来例を示す図である。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子をデバイス（固体撮像装置）として使用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳよりなるものであるとして説明する。ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をマトリクス状に複数個配列してなる物理量分布検知半導体装置の全てに、後述する全ての実施形態が同様に適用できる。

＜＜デジタルスチルカメラの全体構成＞＞
＜デジタルスチルカメラの構成＞
以下、図面を参照して本発明の実施の形態について詳細に説明する。

図１は、本発明に係る半導体装置の一実施形態を備えた電子機器の一実施形態であるカメラシステムを示す概略構成図である。この図１で示すカメラシステムは、半導体装置の一実施形態である固体撮像装置２を撮像手段として使用し、固体撮像素子（デバイス）１０の後段に周辺回路を接続し、筐体に収容することで、カラー画像を撮像し得るデジタルスチルカメラ１として適用されるようになっている。なお、デジタルスチルカメラ１は、固体撮像装置２を撮像手段として利用した電子機器の一例である。

図示するように、デジタルスチルカメラ１は、ＣＭＯＳ型の撮像部を主要部とする固体撮像素子１０、撮像レンズ５０、および固体撮像素子１０を駆動する駆動制御部９６を有する撮像モジュール３と、撮像モジュール３により得られる撮像信号に基づいて映像信号を生成しモニタ出力したり所定の記憶メディアに画像を格納したりする本体ユニット４とを備えてなるデジタルスチルカメラ１として構成されている。

また、このデジタルスチルカメラ１の処理系統は、大別して、光学系５、信号処理系６、記録系７、表示系８、および制御系９から構成されている。なお、撮像モジュール３および本体ユニット４が、図示しない外装ケースに収容されて、実際の製品（完成品）が仕上がるのは言うまでもない。

撮像モジュール３内の駆動制御部９６には、固体撮像素子１０を駆動するための各種のパルス信号を生成するタイミング信号生成部４０と、このタイミング信号生成部４０からのパルス信号を受けて、固体撮像素子１０を駆動するためのドライブパルスに変換する走査部４２と、固体撮像素子１０から出力信号を取り出すための制御信号を生成する制御信号生成部４６とが設けられている。なお、タイミング信号生成部４０と制御信号生成部４６とを纏めてタイミング制御部ともいう。

光学系５は、シャッタ５２、被写体の光画像を集光するレンズ５４、および光画像の光量を調整する絞り５６を有する撮像レンズ５０と、集光された光画像を光電変換して電気信号に変換する固体撮像素子１０とから構成されている。被写体Ｚからの光Ｌは、シャッタ５２およびレンズ５４を透過し、絞り５６により調整されて、適度な明るさで固体撮像素子１０に入射する。このとき、レンズ５４は、被写体Ｚからの光Ｌからなる映像が、固体撮像素子１０上で結像されるように焦点位置を調整する。

信号処理系６は、固体撮像素子１０の撮像部からのアナログ撮像信号を増幅する増幅アンプや、増幅された撮像信号をサンプリングすることによってノイズを低減させるＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関２重サンプリング）機能などを有するプリアンプ部６１（後述するカラム領域部に相当）、プリアンプ部６１が出力するアナログ信号をデジタル信号に変換するＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換部６４、Ａ／Ｄ変換部６４から入力されるデジタル信号に所定の画像処理を施すＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）で構成された画像処理部６６から構成される。

記録系７は、画像信号を記憶するフラッシュメモリなどのメモリ（記録媒体）７２と、画像処理部６６が処理した画像信号を符号化してメモリ７２に記録し、また、読み出して復号し画像処理部６６に供給するＣＯＤＥＣ（Ｃｏｍｐｒｅｓｓｉｏｎ／Ｄｅｃｏｍｐｒｅｓｓｉｏｎ ）７４とから構成されている。

表示系８は、画像処理部６６が処理した画像信号をアナログ化するＤ／Ａ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ）変換回路８２、入力されるビデオ信号に対応する画像を表示することによりファインダとして機能する液晶（ＬＣＤ；Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）などよりなるビデオモニタ８４、およびアナログ化された画像信号を後段のビデオモニタ８４に適合する形式のビデオ信号にエンコードするビデオエンコーダ８６から構成されている。

制御系９は、先ず、図示しないドライブ（駆動装置）を制御して磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリに記憶されている制御用プログラムを読み出し、読み出した制御用プログラム、あるいはユーザからのコマンドなどに基づいてデジタルスチルカメラ１の全体を制御するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ ）などよりなる中央制御部９２を備える。

また制御系９は、画像処理部６６に送られた画像の明るさが適度な明るさを保つようにシャッタ５２や絞り５６を制御する露出コントローラ９４、固体撮像素子１０から画像処理部６６までの各機能部の動作タイミングを制御するタイミング信号生成部（タイミングジェネレータ；ＴＧ）４０を具備した駆動制御部９６、ユーザがシャッタタイミングやその他のコマンドを入力する操作部９８を有する。 中央制御部９２は、デジタルスチルカメラ１のバス９９に接続された画像処理部６６、ＣＯＤＥＣ７４、メモリ７２、露出コントローラ９４、およびタイミング信号生成部４０を制御している。

このデジタルスチルカメラ１では、画像処理部６６を中心として、フリッカ補正、γ補正、シェーディング補正、カラーバランスなどの処理をデジタル領域で行なう。また、デジタルスチルカメラ１では、オートフォーカス（ＡＦ）、オートホワイトバランス（ＡＷＢ）、自動露光（ＡＥ）などの自動制御装置を備えている。これらの制御は、固体撮像装置２から得られる出力信号を使用して処理する。たとえば、露出コントローラ９４は、画像処理部６６に送られた画像の明るさが適度な明るさを保つようにその制御値が中央制御部９２により設定され、その制御値に従って絞り５６を制御する。

タイミング信号生成部４０は、中央制御部９２により制御され、固体撮像素子１０、プリアンプ部６１、Ａ／Ｄ変換部６４、および画像処理部６６の動作に必要とされるタイミングパルスを発生し、各部に供給する。操作部９８は、ユーザが、デジタルスチルカメラ１を動作させるとき操作される。

撮像モジュール３内の固体撮像素子１０と、プリアンプ部６１と、Ａ／Ｄ変換部６４と、駆動制御部９６とにより固体撮像装置２が構成される。固体撮像装置２は、固体撮像素子１０、プリアンプ部６１、Ａ／Ｄ変換部６４、および駆動制御部９６が、１枚の回路基板上に配されたもの、あるいは１つの半導体基板上に形成されたものとして提供されるものであるのがよい。なお、ここで示した構成は一例であって、たとえば、プリアンプ部６１やＡ／Ｄ変換部６４あるいは駆動制御部９６（それぞれ全体でもよいし、その一部でもよい）を、固体撮像素子１０を備える半導体チップとは別の回路基板（半導体チップを含む）にて構成するなど、様々な変形が可能である。

たとえば、図示した例は、信号処理系６のプリアンプ部６１およびＡ／Ｄ変換部６４を撮像モジュール３に内蔵しているが、このような構成に限らず、プリアンプ部６１やＡ／Ｄ変換部６４を本体ユニット４内に設ける構成を採ることもできる。またＤ／Ａ変換部を画像処理部６６内に設ける構成を採ることもできる。

また、タイミング信号生成部４０を撮像モジュール３に内蔵しているが、このような構成に限らず、タイミング信号生成部４０を本体ユニット４内に設ける構成を採ることもできる。またタイミング信号生成部４０と走査部４２と制御信号生成部４６とが別体のものとしているが、このような構成に限らず、これらを一体化させたものとしてもよい。こうすることで、よりコンパクトな（小型の）デジタルスチルカメラ１を構成できる。

また、タイミング信号生成部４０や走査部４２や制御信号生成部４６は、それぞれ個別のディスクリート部材で回路構成されたものでもよいが、１つの半導体基板上に回路形成されたＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）として提供されるものであるのがよい。さらに好ましくは、固体撮像素子１０とともに１つの半導体基板上に回路形成されたものとするのがよい。ＣＭＯＳ型の撮像素子の場合には、このような構成を採ることが非常に容易である。こうすることで、固体撮像装置２をコンパクトにできるだけなく、部材の取扱いが容易になるし、これらを低コストで実現できる。また、デジタルスチルカメラ１の製造が容易になる。

また、使用する固体撮像素子１０との関わりの強い部分である、タイミング信号生成部４０や走査部４２や制御信号生成部４６を固体撮像素子１０と共通の基板に搭載することで一体化させる、あるいは撮像モジュール３内に搭載することで一体化させると、部材の取扱いや管理が簡易になる。また、これらがモジュールとして一体となっているので、デジタルスチルカメラ１（の完成品）の製造も容易になる。なお、撮像モジュール３は、駆動制御部９６を含まずに、固体撮像素子１０および光学系５から構成されていてもよい。

また、このような構成に限らず、タイミング信号生成部４０を、撮像部１１０とは別の装置として構成して、撮像部１１０や走査部４２などの周辺回路を含む撮像装置（いわゆる撮像デバイス）と、外部のタイミング信号生成部４０とで、固体撮像装置２を構成するようにしてもよい。すなわち、タイミング信号生成部４０は、撮像部１１０や水平走査部４２Ｈなど、他の機能要素とは独立して、別の半導体集積回路として提供されてもよい。この場合、撮像部１１０や水平走査部４２Ｈなどからなる撮像デバイスとタイミング信号生成部４０とにより、固体撮像装置２が構築される。この固体撮像装置２は、周辺の信号処理回路や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。

＜＜固体撮像素子と周辺部＞＞
＜第１および第２実施形態＞
図２および図３は、ＣＭＯＳ型の固体撮像素子１０を主要部とする固体撮像装置２と周辺部の第１実施形態と第２実施形態を示した概略図である。なお、この図２および図３に示す例では、撮像部１１０とプリアンプ部６１を主要部として固体撮像素子１０が構成され、Ａ／Ｄ変換部６４などはその外部に設けられているものとして示している。

なお、ＣＭＯＳ型の撮像部１１０やプリアンプ部６１が共通の半導体基板上に形成されることで固体撮像素子１０が構成される。また、Ａ／Ｄ変換部６４や信号拡張部３１０も、固体撮像素子１０のカラム以外の領域の同一チップ上に形成されているものとしてもよい。この場合、固体撮像装置２と固体撮像素子１０とは事実上同一のものとなる。

固体撮像装置２は、入射光量に応じた信号を出力する受光素子を含む画素が行および列の２次元マトリクス状に配列された撮像部（光電変換領域部）を有し、撮像部の出力側に設けたカラム領域と呼ばれる部分に画素列（垂直列）ごとにコンデンサを設け、各画素から読み出した信号を順次コンデンサに格納し、これを順次出力アンプに読み出すカラム方式を採用したものである。

このようカラム方式の構成の場合、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。以下、具体的に説明する。

図２（Ａ）および図３に示すように、固体撮像装置２は、図２（Ｂ）に示す単位画素（Ｐ）１０３が、ｍ行およびｎ列に、すなわち２次元状に配列された撮像部（画素部）１１０と、撮像部１１０の近傍に設けられた駆動制御部９６と、カラム回路６３を含むプリアンプ部６１と、出力アンプ１２９とを備えている。出力アンプ１２９は、撮像部１１０の略全画素分（実質的に有効な全て）について、画素信号を１系統にして撮像信号Ｓ０として外部に出力する出力部の機能を備えている。

単位画素１０３は、図２（Ｂ）に示すように、埋込型フォトダイオード（Ｂｕｒｉｅｄ Ｐｈｏｔｏ Ｄｉｏｄｅ） などからなる電荷生成部１３２で生成された信号電荷を蓄積する構成要素として、寄生容量を持った拡散層であるフローティングディフュージョン（ＦＤ；Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ）１３８を電荷蓄積部として利用する構成を採りつつ、単位画素１０３に４つのトランジスタ（ＴＲａｎｓｉｓｔｏｒ）を有する４トランジスタ型画素構成（以下４ＴＲ構成という）のものである。単位画素１０３の構造として、埋込フォトダイオードを用いることで、暗電流（暗電圧）を低減できる。

４つのトランジスタＴＲとしては、読出選択用トランジスタ１３４、リセットトランジスタ１３６、垂直選択用トランジスタ１４０、および増幅用トランジスタ１４２を有しており、これにより、単位画素１０３は、フローティングディフュージョン１３８を備えてなる画素信号生成部１０５が構成されている。なお、この単位画素１０３の詳細については後で説明する（図１４の説明を参照）。

なお、図２（Ａ）では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素１０３（−１−１，…，−１−ｎ，−２−１，…，−ｍ−ｎ）が配置される。

駆動制御部９６としては、たとえば、水平走査部４２Ｈと垂直走査部４２Ｖと制御信号生成部４６とを備える。水平走査部４２Ｈは、図示しないが、水平方向の読出列を規定する（プリアンプ部６１内の個々のカラム回路６３を選択する）水平デコーダと、水平デコーダにて規定された読出アドレスに従って、各カラム回路６３の各信号を水平信号線１１８に導く水平駆動回路（列選択シフトレジスタ）とを有している。

垂直走査部４２Ｖは、図示しないが、垂直方向の読出行を規定する（撮像部１１０の行を選択する）垂直デコーダと、垂直デコーダにて規定された読出アドレス上（行方向）の単位画素１０３に対する制御線にパルスを供給して駆動する垂直駆動回路（行選択シフトレジスタ）とを有している。垂直駆動回路内には、転送駆動バッファ１５０、リセット駆動バッファ１５２、選択駆動バッファ１５４（何れも後述する図１４を参照）などが含まれる。

また、駆動制御部９６の他の構成要素として、たとえば、水平走査部４２Ｈ、垂直走査部４２Ｖ、および各カラム回路６３に、所定タイミングのパルス信号を供給するなど、内部に所定タイミングの種々のパルス信号を生成するタイミング信号生成部４０（図示せず；図１参照）が設けられている。このタイミング信号生成部４０は、たとえば、水平アドレス信号を水平デコーダへ、また垂直アドレス信号を垂直デコーダへ出力し、各デコーダは、それを受けて対応する行もしくは列を選択する。

これらの駆動制御部９６の各要素は、撮像部１１０ととともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体装置の一例である固体撮像素子（撮像デバイス）として構成されるのがよい。撮像部１１０の各単位画素１０３は、デバイス全体の基準電圧を規定するマスタ基準電圧としての接地（ＧＮＤ）に接続されている。

各カラム回路６３と水平走査部４２Ｈとの間の信号経路上には、各垂直信号線１５８（−１，−２，…，−ｎ）に対してドレイン端子が接続された負荷ＭＯＳトランジスタ１７１（−１，−２，…，−ｎ）を含む負荷トランジスタ部１７２が配され、各負荷ＭＯＳトランジスタ１７１を駆動制御する負荷制御部（負荷ＭＯＳコントローラ）１７４が設けられている。各負荷ＭＯＳトランジスタ１７１は、負荷制御部１７４によって駆動制御されるようになっており、各負荷ＭＯＳトランジスタ１７１のゲート端子には負荷制御部１７４からバイアス電圧が供給される。

たとえば、単位画素１０３は、垂直列選択のための、垂直制御線１１５（−１，−２，…，−ｍ）を介して垂直走査部４２Ｖと、垂直信号線１５８を介して最終的には各カラム回路６３とそれぞれ接続されるようになっている。

なお、垂直制御線１１５は垂直走査部４２Ｖから画素に入る配線全般を示す。たとえば図２（Ｂ）に示す単位画素１０３における、転送ゲート配線（ＴＸ）１５１およびリセット配線（Ｒ）１５３や、垂直選択線（ＳＶ）１５５が垂直走査部４２Ｖから入る場合には垂直選択線１５５も含む。水平走査部４２Ｈや垂直走査部４２Ｖは、たとえばデコーダを含んで構成され、タイミング信号生成部４０から与えられる駆動パルスに応答してシフト動作（走査）を開始するようになっている。このため、垂直制御線１１５には、単位画素１０３を駆動するための種々のパルス信号（たとえば、リセットパルスＲ、転送制御パルスＴＸ、ＤＲＮ制御パルスＳＶなど）が含まれる。

ここで、増幅用トランジスタ１４２は垂直選択用トランジスタ１４０を介して各垂直信号線１５８に接続されており、また垂直信号線１５８は垂直列ごとに負荷ＭＯＳトランジスタ１７１のドレインに接続され、また各負荷ＭＯＳトランジスタ１７１のゲート端子には、負荷制御部１７４からの負荷制御信号ＣＴｌｄが共通に入力されており、信号読出し時には、垂直選択用トランジスタ１４０を介して増幅用トランジスタ１４２に接続された負荷ＭＯＳトランジスタ１７１によって、予め決められた定電流を流し続けるようになっている。

撮像部１１０にて得られる画素信号は、垂直信号線１５８を介して、プリアンプ部６１の各カラム回路６３（６３−１，２，…，ｎ）に渡される。カラム回路６３により処理された電圧信号は、水平走査部４２Ｈからの水平選択信号により駆動される水平選択トランジスタ（図示せず）を介して水平信号線１１８に伝達され、さらに出力アンプ１２９に入力され、この後、撮像信号Ｓ０として外部回路３００に供給される。

つまり、カラム型の固体撮像装置２においては、単位画素１０３からの出力信号（電圧信号）が、垂直信号線１５８→カラム回路６３→水平信号線１１８→出力アンプ１２９の順で出力される。その駆動は、１行分の画素出力信号は垂直信号線１５８を介してパラレルに各カラム回路６３に送り、ＣＤＳ処理後の信号は水平信号線１１８を介してシリアルに出力するようにする。垂直制御線１１５は、各行の選択を制御するものである。

なお、垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素１０３に対して行方向および列方向の何れに配するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。

プリアンプ部６１内には、垂直信号線１５８（垂直列）ごとに設けられたカラム処理部６２が設けられ、各カラム処理部６２は、画素信号検出部２１０、画素信号増幅部２３０、スイッチ２５０、およびカラム回路６３を有している。カラム回路６３は、垂直信号線１５８によって読み出された各単位画素１０３の画素信号を順次蓄積するとともに所定のタイミングで読み出す画素信号取得部の一例であって、たとえばサンプル＆ホールド（ＳＨ）回路を基本構成要素として有する。このカラム回路６３は、制御線４３を介して水平走査部４２Ｈから入力される制御信号に基づいて、その動作が制御される。

なお、カラム回路６３は、詳しくは後述するが、カラム回路６３の前段に配される画素信号増幅部２３０の構成との組合せによっては、画素信号増幅部２３０から出力された撮像信号に含まれるノイズを低減させる機能を有するものとするのがよい。たとえば、公知のＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関２重サンプリング）構成を採用すればよい。つまり、カラム回路６３は、ノイズ抑制部の機能をも備えているものであるのがよい。

また、カラム回路６３は、詳しくは後述するが、画素信号増幅部２３０の構成との組合せによっては、この画素信号増幅部２３０から出力された撮像信号の直流（ＤＣ；Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）成分の変動を抑制する機能を有しているものとするのがよい。つまり、カラム回路６３は、本発明に係る出力直流レベル抑制処理部の機能をも備えているものであるのがよい。

プリアンプ部６１は、カラム回路６３の他に、それぞれ本実施形態の特徴部分である、入力信号の信号レベルを検出する画素信号検出部（Ｃ）２１０（−１，−２，…，−ｎ）と、プログラマブルゲインコントロール（ＰＧＡ；Ｐｒｏｇｒａｍａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ）構成にすることのできる画素信号増幅部２３０（−１，−２，…，−ｎ）と、スイッチ２５０（−１，−２，…，−ｎ）とを含む画素信号制御部２００を有している。なお、画素信号制御部２００は、本発明に係るゲイン決定制御処理部の一例であって、本実施形態においては、画素信号検出部２１０や画素信号増幅部２３０の他に、制御信号生成部４６を含んで構成され、全体としてＰＧＡ回路として動作するようになっている。

ここで、第１および第２実施形態は、カラム領域部（プリアンプ部６１）のカラム（垂直列、画素列）ごとに、画素信号Ｖｓｉｇ の大きさを独立に（単位画素１０３ごとに）検出し、さらに、この検知結果に基づいて画素列ごとに独立にゲインを設定する機能を持ち、加えて、ゲイン設定後の画素信号Ｖｏｕｔ をアナログ信号としてカラム領域部（プリアンプ部６１）外に出力する点に特徴を有している。

プリアンプ部６１の後段にて、各単位画素１０３の信号レベルを検知する構成とすることも考えられるが、この場合、アンプの周波数帯域を大きくさせる必要があり、検出回路からのノイズが大きくなる。これに対して、画素列ごとに検出回路を設けることで、アンプ最終段を“１／画素列”の周波数帯域に削減でき、ノイズを削減できる。

画素信号検出部２１０は、制御線２１１を介して制御信号生成部４６から入力される種々の制御信号に基づいて、その動作が制御される。また画素信号増幅部２３０は、制御線２３１を介して制御信号生成部４６から入力される種々の制御信号に基づいて、その動作が制御される。スイッチ２５０は、制御線２５１を介して制御信号生成部４６から入力される制御信号φｓに基づいて、その切替動作が制御される。

画素信号検出部２１０は、撮像部１１０からの画素信号Ｖｓｉｇ を１ラインごとに読み出して電圧判定をし、判定結果を示すＭビットで現された分類信号Ｖｓｅｐａを、カラム領域部（プリアンプ部６１）内の画素信号増幅部２３０や、カラム領域部（プリアンプ部６１）外の制御信号生成部４６に通知することで、自己整合的なゲイン制御を実現可能にする。

また、画素信号検出部２１０は、分類信号Ｖｓｅｐａを、固体撮像素子１０のチップ外にも出力することで、チップ外にて画素信号Ｖｓｉｇ の大きさや画素信号増幅部２３０に設定されるゲインの数値を知ることができるようにし、これによって、チップ外からも画素ごとに検知された分類信号Ｖｓｅｐａを参照したゲイン設定や、ゲイン値に応じた所要の信号処理を行なえるようにする。

カラム領域部（プリアンプ部６１）内の画素信号検出部２１０の検知結果に基づいて画素信号増幅部２３０に対して所定のゲイン値を設定することで画素信号増幅部２３０のゲイン制御を行なうのか、それともカラム領域部（プリアンプ部６１）外に設けられた制御信号生成部４６にてゲイン制御を行なうかは、図示しない中央制御部９２（図１参照）によって選択可能に構成されている。

なお、制御信号生成部４６にてゲイン制御を行なう場合、制御信号生成部４６は、カラム領域部（プリアンプ部６１）内の画素信号検出部２１０の検知結果に基づいて画素信号増幅部２３０に対して所定のゲイン値を設定する構成としてもよいし、後述する図２２に示す構成と同様に、画素信号検出部２１０の検知結果を参照せずに、たとえばユーザが画像を確認しながら好みのゲイン値を設定する構成としてもよい。

何れにしても、カラム領域部（プリアンプ部６１）内の画素信号検出部２１０の検知結果を参照した構成の場合、カラム領域部に配置している画素信号増幅部２３０のゲイン設定に画素信号検出部２１０の検知結果を自己整合的に反映させることで、ゲイン設定を自動化することができる。

なお、画素信号検出部２１０の検知結果を参照しない場合には、自己整合的にゲイン調整を行なうのではなく、制御信号生成部４６による外部制御によって画素信号増幅部２３０に対するゲイン制御を行なうので、言うまでもなく、画素信号検出部２１０を設ける必要はない。画素信号検出部２１０の検知結果を参照しない構成とすれば、カラム領域部をコンパクトにできるし、外部設定で設計の自由度が増す利点を有する。また、制御信号生成部４６を必要としない場合には、言うまでもなく、制御信号生成部４６を設ける必要はない。

画素信号増幅部２３０は、その入力側が、スイッチ２５０を介して垂直信号線１５８と接続され、その出力側が、カラム回路６３と接続されている。画素信号増幅部２３０は、ゲイン調整によっても、その出力信号Ｖｏｕｔ の直流レベルが変動しないような構成とすることが望ましい。

画素信号検出部２１０は、画素信号増幅部２３０の出力側の信号レベルを検出する図２（Ａ）に示す第１実施形態の構成と、画素信号増幅部２３０の入力側の信号レベルを検出する図３に示す第２実施形態の構成の、何れをも採り得る。また、画素信号増幅部２３０の出力側の信号レベルを検出する場合、画素信号増幅部２３０とカラム回路６３（あるいは後述するカラムＡＤＣ回路２８０）の間の信号レベルを検知する構成としてもよいし、カラム回路６３（あるいは後述するカラムＡＤＣ回路２８０）の出力信号レベルを検知する構成としてもよい。これらの点については、後で詳しく説明する。

各垂直列における、画素信号検出部２１０、画素信号増幅部２３０、スイッチ２５０、およびカラム回路６３を含んでカラム領域が形成され、各垂直列のカラム領域を纏めてカラム領域部という。カラム領域部は、実質的にプリアンプ部６１となる。

このような構成において、画素信号制御部２００は、垂直信号線１５８によって読み出された画素信号のレベルを検出して、各単位画素１０３の画素信号のゲインを制御して出力するようになる。この画素信号制御部２００のような、適応したゲイン調整を行ない出力させる回路を適応ゲインカラム調整回路と呼ぶ。画素信号制御部２００の詳細については、後で詳しく説明する。

このような構成の適応ゲインカラム調整回路において、画素信号検出部２１０は、たとえば、出力線２１２ａ（図２（Ａ）では図示を省略）を介して画素信号増幅部２３０のゲイン設定を制御する。また、画素信号検出部２１０は、分類信号Ｖｓｅｐａを、出力線２１２ｂ（図２（Ａ）では図示を省略）を介して制御信号生成部４６に通知する。制御信号生成部４６は、この通知結果を受けて、画素信号増幅部２３０のゲイン設定を制御する。

分類信号Ｖｓｅｐａを出力線２１２ａを介して直接に画素信号増幅部２３０に供給する場合に比べて、制御信号生成部４６にて判断処理を加えることで、検出結果に応じつつカラム領域部の外部で画素信号増幅部２３０に対してのゲイン設定を制御できるようになり、カラム領域部内部のみに比べ、ゲイン設定の自由度が増す。

たとえば、分類信号Ｖｓｅｐａと動作タイミングによっては、出力線２１２ａを介した直接制御の場合、１（２＾０），２（２＾１），４（２＾２），８（２＾４）（“＾”は２のべき乗を示す）というように、２のべき乗での制御に限定される場合がある。これに対して、制御線２１２ｂを介して一旦制御信号生成部４６に通知すれば、１〜８倍（もしくはそれ以上）の範囲で段階的に（１ずつ）ゲイン設定することもできる。

たとえば、外部回路３００にて１画面全体の平均的な信号量を検知し、中央制御部９２を介して、この検知結果（平均信号量）を制御信号生成部４６に通知する。制御信号生成部４６は、画素信号検出部２１０から取得した分類信号Ｖｓｅｐａに基づき、画素信号増幅部２３０に設定するゲイン値を２のべき乗の大きさで決め、この後、中央制御部９２から通知された平均信号量で補正した上で（１〜８倍の範囲の何れかの段階で）画素信号増幅部２３０にゲインを設定する。

また画素信号検出部２１０は、分類信号Ｖｓｅｐａを、出力線２１２ｃを介して、固体撮像素子１０のチップ外にも出力する。このとき、出力アンプ１２９から出力される画素信号増幅部２３０による増幅後の撮像信号の画素信号と同一の単位画素１０３についての分類信号Ｖｓｅｐａとを対応付けて出力するようにする。

ここで、「対応付けて出力する」とは、後段の信号処理回路（具体的には信号拡張部３１０）の入力部において、画素信号と当該画素信号と対応する分類信号Ｖｓｅｐａの両方が、ほぼ同一のタイミングで入力されるように、画素位置の同期を取って出力することを意味する。たとえば、画素信号増幅部２３０による増幅信号と同一のタイミングでチップ外に出力することに限らず、アナログの撮像信号をＡ／Ｄ変換部６４でデジタル化してから信号拡張部３１０に渡す場合には、このデジタル変換における遅延を考慮するとよい。

分類信号Ｖｓｅｐａと画素信号とが同一タイミングで信号拡張部３１０に入力されることにより、信号拡張部３１０における信号処理において、正確な制御を伴った処理が可能となるし、その分、信号処理も簡単になる。

チップ外にて画素信号Ｖｓｉｇ の大きさや画素信号増幅部２３０に設定されるゲインの数値を知るようにする場合、たとえば、画素信号検出部２１０の検出結果を示すＭビットの分類信号Ｖｓｅｐａに基づいて濃度情報もしくは色情報で１画面分をモニタ上に表示することで外部で各画素の信号量やゲイン値の概要を知ることができるようにする。そして、１画面分全体に対するユーザからのゲイン設定の指示を中央制御部９２が受け付け、その結果を制御信号生成部４６に通知するようにすればよい。

チップ内のみのゲイン制御に比べて、ユーザによる外部設定も可能とすることで、ゲイン設定の自由度が増大する。また、チップ外でも分類信号Ｖｓｅｐａを参照できるので、外部から信号量の大きさに関係なくゲインを制御して画像の明るさを制御する場合に比べて、ユーザによるマニュアル設定でありながら精度のよい制御が可能となる。なお、この場合、制御信号生成部４６をもチップ外に配して（たとえば中央制御部９２と一体化させる）もよい。こうすることで、チップ面積を少なくすることができる。

固体撮像装置２（固体撮像素子１０）の後段には、Ｎビット（１２ビットや１４ビットなど）のＡ／Ｄ変換部６４と、本実施形態の特徴部分である信号拡張部３１０とを備えた外部回路３００が設けられている。詳しくは後述するが、信号拡張部３１０は、ノイズキャンセル機能とゲインミスマッチ補正機能とを有している。

信号拡張部３１０は、画素信号検出部２１０から入力される分類信号Ｖｓｅｐａと、Ａ／Ｄ変換部６４でデジタル化されたＮビットの撮像信号Ｖｏｕｔ２とに基づいて、Ｎビットの撮像信号のデジタルダイナミックレンジを拡大する。このとき、デジタルノイズキャンセル処理とゲインミスマッチ補正処理（本願発明に係るゲイン補正処理の一例）を行なう。

ゲインミスマッチ補正処理は、画素信号増幅部２３０に画素ごとに異なるゲイン値が設定されることで１面で見たときにゲインの設定ムラが生じるが、このゲインの設定ムラ分を逆に補正することで、１面で見たときに元の状態に戻し、結果として、１面分の信号のダイナミックレンジを拡大することを意味する。

たとえば画素信号増幅部２３０に設定されるゲイン調整幅がＭビット分であれば、Ｎ＋Ｍビットのデータにする。このとき、分類信号ＶｓｅｐａのビットＭがゲイン調整幅と対応している場合には、入力信号Ｖ（ｉ）と分類信号Ｖｓｅｐａとを用いて、Ｎビットのデータのビット幅を補正することで、たとえば、ビット分解能をＮビットからＭ＋Ｎビット、さらにはＭ＋Ｎビット以上に拡張する。分類信号Ｖｓｅｐａがたとえば１ビットのデータであっても、その分類信号Ｖｓｅｐａが示すゲイン値が１倍と８倍、つまり、画素信号増幅部２３０に設定されるゲイン調整が１倍と８倍（３ビット分の調整幅）であれば、入力されたＮビットのデータを３ビット分拡張する。この際の分類信号Ｖｓｅｐａとゲイン補正値との対応付けをゲイン補正値生成部３１６が行なう。

なお、信号拡張部３１０は、ＤＳＰで構成された画像処理部６６（図１参照）の一部をなすものである。また、本実施形態では、外部回路３００のＡ／Ｄ変換部６４や信号拡張部３１０を、固体撮像装置２（固体撮像素子１０）とは別体の回路として設けているが、この外部回路３００を、撮像部１１０ととともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体装置の一例である固体撮像素子（撮像デバイス）として構成してもよい。

＜動作原理の説明＞
次に、このような構成の固体撮像装置２の動作原理を説明する。先ず、垂直信号線１５８（−１，−２，…，−ｎ）からは、主に信号電圧Ｖｓｉｇ が出力され、画素信号増幅部２３０に入力されて、所定の増幅率で増幅されて、出力信号Ｖｏｕｔ として出力される。画素信号検出部２１０は、画素信号増幅部２３０の出力側で、出力信号Ｖｏｕｔ を所定の参照電圧と比較する。もしくは、画素信号増幅部２３０の入力側で、信号電圧Ｖｓｉｇ を所定の参照電圧と比較して分類信号Ｖｓｅｐａを出力する。

＜動作タイミング例と検出回路の構成例；その１；第２実施形態の構成に対応＞
図４は、図３に示した第２実施形態の構成に対応する固体撮像装置２の１水平期間の動作タイミングを示すタイミングチャートである。また、図５は、図３に示した第２実施形態の構成に対応する画素信号検出部２１０の構成例を示した図である。

図５に示すように、第２実施形態の画素信号検出部２１０は、撮像部１１０の垂直信号線１５８から出力される画素信号Ｖｓｉｇ の大きさを検出し、所定の閾値と比較する画素信号レベル検出部２１３と、画素信号レベル検出部２１３の検知結果に基づいて画素信号Ｖｓｉｇ の大きさを分類する分類信号Ｖｓｅｐａを生成する分類信号生成部２２４とを備える。

画素信号レベル検出部２１３は、スイッチ２１４，２１５，２１６，２１７，２１８、コンデンサ２１９、および比較器２２０，２２２を有して構成されている。また、分類信号生成部２２４は、３つのフリップフロップ回路（ＦＦ）２２６，２２７，２２８を有して構成されている。

画素信号レベル検出部２１３において、比較器２２０，２２２の一方の入力ノード２２０ａ，２２２ａには、当該画素信号検出部２１０内の図示しない電圧発生器から、所定の大きさの基準電圧ＶＲが印加される。スイッチ２１５〜２１７の一方の端子には、所定の大きさの比較電圧Ｖｒｃ１ ，Ｖｒｃ２ ，Ｖｒｃ３ が入力されるようになっており、それぞれの他方の端子は共通にスイッチ２１４の出力側およびコンデンサ２１９と接続されている。

スイッチ２１８は、比較器２２０をリセットするように、入力ノード２２０ｂと出力との間に設けられている。スイッチ２１４の入力側には垂直信号線１５８から画素信号Ｖｉｎが入力される、画素信号Ｖｉｎは、このスイッチ２１４を介してコンデンサ２１９に渡され、比較器２２０によって所定の電圧と比較される。比較器２２０の出力は比較器２２０の入力ノード２２２ｂに入力される。比較器２２２の出力は、フリップフロップ回路２２６，２２７，２２８のデータ入力端子（Ｄ）に共通に入力される。

各スイッチ２１４〜２１８には、制御線２１１を介して制御信号生成部４６から、制御信号としての同期クロックφｒｃ１ 〜φｒｃ３ やφ４，φ４’が入力される。

また、分類信号生成部２２４において、フリップフロップ回路２２６〜２２８のクロック端子には、制御線２１１を介して制御信号生成部４６から、同期クロックφｒｃ１ 〜φｒｃ３ の反転信号である同期クロック／φｒｃ１ 〜／φｒｃ３ （図では上バーで示す）が入力され、またラッチ端子（Ｒ）には出力パルスＲｃが入力される。

以下、図４に示したタイミングチャートを参照して、画素信号検出部２１０の動作を説明する。先ず、画素信号増幅部２３０を制御する制御信号であるクロックφ１の“Ｈ”期間（ｔ１０〜ｔ２３）に画素信号増幅部２３０をリセットする。また、φ１＝“Ｈ”の間に、単位画素１０３のフローティングディフュージョン１３８を備えてなる画素信号生成部１０５のリセットトランジスタ１３６にリセット配線１５３からリセットパルスＲ（ｉ）を入力してリセットする（ｔ１０〜ｔ１１）。この後、単位画素１０３からのリセットレベルをサンプルする（ｔ１１〜ｔ１２）。

その後、転送ゲート配線１５１から転送制御信号（読出パルス）ＴＸ（ｉ）＝“Ｈ”にして、フォトダイオードなどからなる電荷生成部１３２の信号をフローティングディフュージョン１３８へ読み出す（ｔ１２〜ｔ１３）。このとき、スイッチ２５０への制御信号φ２は“Ｌ”となっているので、画素信号増幅部２３０はリセットされたままである。

次に、φ１＝“Ｈ”、φ２＝“Ｌ”の間に、スイッチ２１４に対する制御信号φ４を“Ｈ”にして画素信号検出部２１０を動作させ（ｔ１４〜ｔ１５）、さらに制御信号φｒｃ１ 〜φｒｃ３ を順次選択して（ｔ１６〜ｔ２１）、信号の大きさに見合ったゲインを決定する（ｔ２２）。

たとえば、垂直信号線１５８からスイッチ２１４を介して入力される画素信号Ｖｓｉｇ は、比較器２２０の入力ノード２２０ｂのコンデンサ２１９に蓄積される（ｔ１４〜ｔ１５）。一旦蓄積された信号Ｖｓｉｇ は、同期クロックφｒｃ１ 〜φｒｃ３ に基づくスイッチ２１５，２１６，２１７の動作によって、比較器２２０，２２２にて比較電圧Ｖｒｃ１ ，Ｖｒｃ２ ，Ｖｒｃ３ で比較される。そして、各々３回の比較結果Ｖｃｏｍｐが同期クロック／φｒｃ１ 〜／φｒｃ３ に基づいて、フリップフロップ回路２２６，２２７，２２８に書き込まれる。そして、同期クロックφｒｃ３ の比較が修了した時点で、１，２，４，８といった２のべき乗の大きさの何れかから、画素信号増幅部２３０のゲインが決定する。

本例では、参照電圧を２のべき乗のゲイン設定に対応付けて比較処理と分類処理とを行なっているので、分類信号Ｖｓｅｐａは、２のべき乗の大きさでゲイン設定を行なう画素信号増幅部２３０に対するゲイン設定値と１対１に対応するようになっている。よって、ビット制御信号Ｇ１，Ｇ２，Ｇ４（あるいは／Ｇ１，／Ｇ２，／Ｇ４も）をゲイン切替えの制御信号にそのまま使うことができ、分類信号Ｖｓｅｐａのビット数Ｍは、ゲイン調整幅（ビット数）と等しくなる。なお、参照電圧を１つにする、あるいは２のべき乗以外にするなどすると、この対付けができなくなる。

たとえば、参照電圧を８倍のみに対応付けて比較処理と分類処理とを行なうと、分類信号Ｖｓｅｐａとしては１ビットのデータとなるが、そのゲイン調整幅は、８倍であるから３ビット分になり、両者は対応しなくなる。ただしこの場合でも、１倍と８倍の大きさでゲイン設定を行なう画素信号増幅部２３０と組み合わせると、１ビットの分類信号Ｖｓｅｐａをゲイン設定にそのまま使うことができる。しかしながら、この場合、信号拡張部３１０におけるゲイン補正時には、分類信号Ｖｓｅｐａの１ビット分だけ補正したのではだめで、この分類信号Ｖｓｅｐａが意味するゲイン分、つまり３ビット分を補正する必要がある（詳細は、後述する図２１の説明を参照）。

これによって、垂直信号線１５８の信号Ｖｓｉｇ （正しくは、リセットレベルＶｒｓｔ と画素信号Ｖｓｉｇ との差ΔＶ）の大きさがどの範囲に入るかが分かり、信号Ｖｓｉｇ の大きさを分類できる。分類結果である分類信号Ｖｓｅｐａは、出力パルスＲｃに基づいてフリップフロップ回路２２６，２２７，２２８の正転出力端子Ｑからビット信号（以下ビット制御信号ともいう）Ｇ１，Ｇ２，Ｇ４として、またその反転出力端子／Ｑ（図では上バーで示す）からビット制御信号／Ｇ１，／Ｇ２，／Ｇ４（図では上バーで示す）として、正極性側および負極性側の何れも３ビット分で出力される。

これらの３ビットのデータで示される分類信号Ｖｓｅｐａは、画素信号増幅部２３０に供給され、画素信号増幅部２３０に対するゲイン設定信号として使われる。つまり、フリップフロップ回路２２６，２２７，２２８を有する分類信号生成部２２４は、生成した分類信号Ｖｓｅｐａに従って画素信号増幅部２３０のゲイン設定を制御する、本発明に係るゲイン設定制御部の機能をも持つ。

カラムごとに設けた画素信号レベル検出部２１３および分類信号生成部２２４の分類結果である分類信号Ｖｓｅｐａを、カラムごとに設けた画素信号増幅部２３０のゲイン設定にフィードバックすることで、画素信号増幅部２３０に対するゲイン設定を自動的に行なう。つまり、分類信号生成部２２４から画素信号増幅部２３０に分類信号Ｖｓｅｐａを通知して画素信号増幅部２３０のゲイン設定を行なう構成では、ゲイン設定制御部が、カラム（画素列）ごとに設けられた構成となる。

また、３ビットデータで示される分類信号Ｖｓｅｐａは、制御信号生成部４６に供給され、あるいは画素信号増幅部２３０による増幅後の出力信号とともに、固体撮像素子１０のチップ外部に読み出される。制御信号生成部４６やチップ外部からも、分類信号Ｖｓｅｐａを参照して、画素信号増幅部２３０のゲイン設定が可能となる。また、画素ごとにゲイン設定した分を信号拡張部３１０にてデジタル信号処理で補正することで、１画面内のゲイン設定のばら付きを補正しつつ、デジタルダイナミックレンジを拡張する。

なお、ここでは、分類信号生成部２２４からの分類信号Ｖｓｅｐａをカラム領域外に出力するようにしているが、画素信号レベル検出部２１３からの検知結果Ｖｃｏｍｐそのものを出力し、これをゲイン設定処理や鯨飲補正処理に使うようにしてもよい。

さらに、画素信号増幅部２３０に対してのゲインを決定する動作が修了した後で、φ１＝“Ｌ”、φ２＝“Ｈ”にし、垂直信号線１５８の画素信号Ｖｓｉｇ を画素信号増幅部２３０で増幅する。この増幅された信号Ｖｏｕｔ がカラム領域部（プリアンプ部６１）の外部に読み出される。このようにすることによって、小信号の画素信号Ｖｓｉｇ をアナログ領域で大きく増幅し、高レベルの信号を得ることが可能になる。

なお、ここで増幅された信号Ｖｏｕｔ を、固体撮像素子１０の外部に直接に読み出してもよいし、図２（Ａ）や図３に示すように、画素信号増幅部２３０の後段にて、カラム回路６３によりサンプルホールドして読み出してもよい。カラム回路６３として、ＣＤＳ構成などのノイズ抑制機能や直流変動抑制機能を持つ構成とすれば、小信号の信号をアナログ領域で大きく増幅し、かつ固定パターンノイズやゲイン調整に伴う直流レベル変動に起因したノイズの生じないＳ／Ｎ比の高い信号を得ることが可能になる。

＜比較器の構成例＞
図６は、図５に示した比較器２２０，２２２の構成例を示した図である。この比較器２２０，２２２は、差動増幅器を構成要素として備えている。すなわち、図示のように、比較器２２０，２２２は、差動増幅動作を行なう１対のトランジスタＱ２２０，Ｑ２２２のソース端子を定電流源を構成するトランジスタＱ２２６に共通接続するとともに、各トランジスタＱ２２０，Ｑ２２２のドレイン端子にカスケード接続で１対のトランジスタＱ２２７，Ｑ２２８を設けて構成されている。トランジスタＱ２２７，Ｑ２２８のドレイン端子には電源電圧（本例では２．５Ｖ）が印加されている。

トランジスタＱ２２２のゲート端子は、図５に示した入力ノード２２０ａ，２２２ａに対応し、基準電圧ＶＲが印加される。トランジスタＱ２２０のゲート端子は、図５に示した入力ノード２２０ｂ，２２２ｂに対応する。トランジスタＱ２２６のゲート端子には制御信号生成部４６から所定の制御電圧が入力され、これによって定電流源を構成するようになっている。また、トランジスタＱ２２７のゲート端子には、図示しない当該比較器２２０，２２２内部の電圧発生器から所定の制御信号が印加されるようになっている。なお、制御信号生成部４６からトランジスタＱ２２７のゲート端子に制御信号を印加する構成としてもよい。

このような単純な差動増幅器によって比較器２２０，２２２を構成できるので、素子数が少なく、カラム領域の面積を小さくした回路を実現できる。

次に、具体的な数値例を用いて、第２実施形態の画素信号検出部２１０の動作を説明する。たとえば、画素信号増幅部２３０の入力側で信号電圧Ｖｓｉｇ を所定の参照電圧と比較する第２実施形態の構成の場合（図３参照）、参照電圧は５００ｍＶ，２５０ｍＶ，１２５ｍＶである。この値は、垂直信号線１５８の飽和信号が１Ｖに対応している。つまり、１Ｖを１２５ｍＶの８つの領域に分類する。これらの参照電圧で比較が行なわれるように、画素信号検出部２１０には、それぞれ５００ｍＶ，２５０ｍＶ，１２５ｍＶに対応する所定の大きさの比較電圧Ｖｒｃ１ ，Ｖｒｃ２ ，Ｖｒｃ３ を供給する。

画素信号検出部２１０（−１，−２，…，ｎ）の比較出力は、以下のような式（１）に示す規則に基づくコード出力（分類信号Ｖｓｅｐａ）となる。

たとえばＶｓｉｇ ＝３００ｍＶでは、コード“００２”の３ビットのデジタル信号で示される比較出力（分類信号Ｖｓｅｐａ）を出力線２１２ｃからカラム領域部（プリアンプ部６１）の外に出力し、Ｖｓｉｇ ＝１００ｍＶでは、コード“０００”の３ビットデジタル信号で示される分類信号Ｖｓｅｐａを出力線２１２ｃからカラム領域部の外に出力する。

また、画素信号検出部２１０（−１，−２，…，ｎ）は、上述のような比較出力（分類信号Ｖｓｅｐａ）を出力線２１２ｂからＰＧＡ回路構成の画素信号増幅部２３０（−１，−２，…，ｎ）にも出力し、また出力線２１２ｃから制御信号生成部４６にも出力する。

たとえば、Ｖｓｉｇ ＝３００ｍＶの場合、画素信号増幅部２３０は、画素信号検出部２１０からのコード信号“００２”の制御により、ゲインが２倍される。Ｖｓｉｇ ＝１００ｍＶの場合は、画素信号増幅部２３０のゲインは８倍される。すなわち、本例では、入力信号電圧Ｖｓｉｇ が画素信号増幅部２３０によって高い電圧に変換されることになる。たとえば通常照度の信号レベルが高い画素には１倍のゲイン、低照度部の信号レベルが低い画素には８倍のゲインを適応させる。

＜動作タイミング例と検出回路の構成例；その２；第１実施形態の構成に対応＞
図７は、図２（Ａ）に示した第１実施形態の構成に対応する固体撮像装置２の１水平期間の動作タイミングを示すタイミングチャートである。また、図８は、図２（Ａ）に示した第１実施形態の構成に対応する画素信号検出部２１０の構成例を示した図である。

次に、具体的な数値例を用いて、第１実施形態の画素信号検出部２１０の動作を説明する。たとえば、画素信号増幅部２３０の出力側で信号電圧Ｖｏｕｔ を所定の参照電圧と比較する第１実施形態の構成において、ゲイン設定を２のべき乗に従って、２，４，８倍の３段階で制御する場合、参照電圧は、５００ｍＶ，２５０ｍＶ，１２５ｍＶである。これらの参照電圧で比較が行なわれるように、画素信号検出部２１０には、それぞれ５００ｍＶ，２５０ｍＶ，１２５ｍＶに対応する所定の大きさの比較電圧Ｖｒｃ１ ，Ｖｒｃ２ ，Ｖｒｃ３ を供給する。１２５＋２５０＝３７５ｍＶ、１２５＋５００＝６７５ｍＶ、５００＋２５０＝７５０ｍＶ、５００＋１２５＋２５０＝８７５ｍＶというように、３つの参照電圧５００ｍＶ，２５０ｍＶ，１２５ｍＶを組み合わせることで、２のべき乗に従わないレベルに関しても判定できる。

画素信号検出部２１０（−１，−２，…，ｎ）の比較出力は、以下のような式（２）に示す規則に基づくコード出力（分類信号Ｖｓｅｐａ）となる。

この画素信号検出部２１０により得られる検知結果に基づいて、画素信号増幅部２３０に対してゲイン設定する場合、所定のゲインにて検知した信号レベルが画素信号増幅部２３０の線形範囲外であるときには、画素信号増幅部２３０に設定可能なゲインのうち、所定のゲインを除く最大ゲインのものを画素信号増幅部２３０に設定するように制御する。こうすることで、画素信号増幅部２３０のダイナミックレンジを超えないようにゲイン設定制御を行なうことができる。

従来は小さな信号（この例では１００ｍＶ）をそのまま用いていたため、Ｓ／Ｎ比が小さくなり、雑音の大きい画像しか得られなかった。これに対し、第１および第２実施形態の構成に依れば、入力信号が等価的に８００ｍＶになるので、Ｓ／Ｎ比の高い画質を得ることができる。

また、たとえばＡ／Ｄ変換部６４のビット数が１０ビット、Ｖｓｉｇ ＝１００ｍＶの場合、６ビットから７ビットの精度しか出せなかったのが、本実施形態では９ビットから１０ビット精度を出すことが可能となる。これは、１０ビットのＡ／Ｄ変換部６４の性能を１３ビットにしたことと等価である。それも、画素信号ごとにＰＧＡゲインを設定できるので、大きなＡＤ（アナログ／デジタル変換）のビットを獲得するのに非常に都合がよい。

さらに、画素信号検出部２１０の参照電圧を２のべき乗に従って４種類に増加させると、４ビット精度をとれることになり、さらに高いＳ／Ｎ比のアナログ信号を得ることができる。

トランジスタの駆動周波数帯域は小さい領域での小信号のゲイン拡大であるため、最終段の駆動周波数が大きい状態での従来のゲイン拡大に比べて、発生し得る熱雑音は小さくなる利点がある。多画素高速フレームレート撮像時、従来、最終出力段に設置されたアナログ回路の帯域増大でノイズが問題になるが、帯域削減が可能で、従来より低ノイズ化を図ることで、マージンの拡大が可能となる。

また、画素信号増幅部２３０に設定するゲインを予め段階的な値を決めておく（設定しておく）ことで、回路規模を小さくすることができる。ゲインを無段階に可変させる構成とすることも可能であるが、その分、回路が複雑になる。

加えて、第１および第２実施形態では、出力信号レベルが一定となるようにするフィードバック構成としておらず、所定の条件で決定したゲイン値で画素信号増幅部２３０を動作させるので、フィードバック構成特有の帰還ノイズ、すなわち帰還ゲインが無限でないことによる、出力を一定にしようとするために常に生じる出力変動の問題が生じない。よって、Ｓ／Ｎの良好な画像が得られる。

また、図２（Ａ）や図３の回路構成から分かるように、各垂直信号線１５８の信号の大きさを検出する画素信号検出部２１０を列（カラム）ごとに配置することによって、画素信号増幅部２３０のゲインを画素ごとに掛けることができる。すなわち、各単位画素１０３の信号のゲインを最適化するのに、単位画素１０３ごとに制御回路を配置していたのでは、大きな面積が必要になりコストアップになる。これに対して、本実施形態では、垂直列ごとに画素信号検出部２１０および画素信号増幅部２３０を主要部とする画素信号制御部２００を設けるようにしたので、全ての単位画素１０３のゲインを行（水平行）ごとに制御することで、チップ面積の増大を抑圧しながら、実質的に、全ての単位画素１０３のゲインを制御することができる。

飽和電荷量のばら付きはデバイスごとに異なるので、画面内全てを同一のゲインで拡大すると、拡大結果が画面内での明るい部分は飽和を超え、飽和ムラが画像に現れてしまう。これに対して、第１および第２実施形態では、垂直列ごとに画素信号検出部２１０および画素信号増幅部２３０を設けることで、単位画素１０３ごとに画素信号を制御することができる。これにより、画面内の小信号ピクセル部単位でゲイン制御ができるので、画面内での明るい部分は飽和を超えないように制御でき、デバイスごとに、飽和信号量のばら付きの影響を受けないように適切な処理を行なうことができる。

さらに、画素信号増幅部２３０の出力側で信号電圧Ｖｏｕｔ を所定の参照電圧と比較する第１実施形態の構成を採用すれば、画素信号増幅部２３０にて得られるゲイン調整された出力信号Ｖｏｕｔ が回路のダイナミックレンジを越えて出力される状況になることを防止することができる。

垂直信号線１５８の出力自体が飽和していれば以後の回路でも飽和したままであるから、通常照度部分には１倍のゲインにしておき、低照度の小信号部分に、通常照度での信号レベルと同程度、つまり画素信号増幅部２３０の出力レベルが垂直信号線１５８の飽和信号量を超過しない範囲でゲインをアップさせる使い方をする。逆に言えば、画素信号増幅部２３０のダイナミックレンジは、垂直信号線１５８の飽和信号量と同程度か、それよりも少し大きくする。

ここでたとえば、画素信号検出部２１０が、画素信号増幅部２３０の入力側にて比較を行ない比較結果に基づいて画素信号増幅部２３０のゲイン制御を行なう第２実施形態の構成の場合、固体撮像素子１０（特に撮像部１１０）の飽和信号量が仮に１Ｖの場合、入力側の検出で０．２Ｖを検出し、画素信号増幅部２３０にて１０倍で増幅をさせると、画素信号増幅部２３０の出力電圧Ｖｏｕｔ は、本来であれば２Ｖとなる。

第２実施形態では、画素信号増幅部２３０の出力側を監視していないので、画素信号増幅部２３０が飽和しているのかいないのかを知り得ない。よって、画素信号増幅部２３０が、この２Ｖに耐え得るだけのダイナミックレンジがなければ、撮像素子（デバイス）の飽和を超える問題を呈する。

飽和信号量を超過しないようにする仕組みとして、増幅回路のゲイン設定を、垂直信号線の飽和信号量を超過しない範囲で行なうということも考えられるが、問題の解消としては不十分である。すなわち、画素信号増幅部２３０のダイナミックレンジを超えないようにするには、デバイス品種の標準的なダイナミックレンジに対して環境やばら付きなどを考慮して予め余裕を持って、画素信号増幅部２３０の出力が高ゲイン時の増幅によって線形領域から外れることがないように低めのゲイン設定をする必要があり、垂直信号線の飽和信号量を超過しないようにゲイン設定しても、画素信号増幅部２３０が、垂直信号線の飽和信号量に耐え得ないものであれば意味がなく（通常は耐え得るように設計するが）、結果として、画素信号増幅部２３０に適したダイナミックレンジの有効活用ができない。

これに対して、第１実施形態では、画素信号増幅部２３０のゲイン設定を切り替えながら、画素信号増幅部２３０の後段にて比較処理を行なうようにしているので、ゲイン設定の切替えと出力信号の変化の線形性（リニアリティ／比例性）を確認することで、画素信号増幅部２３０が飽和している否かをデバイスごとに知ることができる。

よって、設定したゲインでは飽和する場合、そのゲイン設定では増幅させないという判断も行なうことができる。結果として、撮像素子（デバイス）の飽和を超えないように、かつ個々のデバイスのダイナミックレンジの限界ギリギリとなるように、大きなゲイン値でゲイン設定することができる利点を有する。結果として、第２実施形態よりもＳ／Ｎの良好な画像を得ることができる。

＜第３および第４実施形態＞
図９および図１０は、ＣＭＯＳ型の固体撮像素子１０を主要部とする固体撮像装置２と周辺部の第３実施形態と第４実施形態を示した概略図である。第３実施形態は第１実施形態と対応するものであり、第４実施形態は第２実施形態と対応するものである。なお、この図９および図１０に示す例は、撮像部１１０とプリアンプ部６１を主要部として固体撮像装置２が構成され、信号拡張部３１０も、固体撮像装置２（固体撮像素子１０）の同一チップ上に形成されているものとして示している。

上述した第１および第２実施形態では、撮像信号をアナログ出力する構成のＣＭＯＳイメージセンサの例を示したが、この第３および第４実施形態では、カラム領域部にＡＤ変換回路を搭載することで、カラムごとに撮像信号をデジタル出力するようにしたものである。すなわち、第３および第４実施形態においては、カラム領域部（プリアンプ部６１）のカラムごとに、各画素信号Ｖｓｉｇ の大きさを独立に検出し、この信号の大きさに対して独立にゲインを設定する機能を持ち、ゲイン設定後の画素信号Ｖｏｕｔ をデジタル信号としてカラム領域部（プリアンプ部６１）外に出力する点に特徴を有している。以下、第１および第２実施形態との相違点を中心に、具体的に説明する。

第３および第４実施形態の構成においては、垂直列（画素列）に対応したカラム領域ごとに、画素信号検出部２１０、画素信号増幅部２３０、およびＡＤ変換機能を有するカラム回路（このような構成を特にカラムＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ ）回路と呼ぶ）２８０を持ち、それぞれカラム領域でデジタル信号を形成するようにしている。すなわち、第１および第２実施形態におけるカラム回路６３を、カラムＡＤＣ回路２８０に置き換えた構成としている。画素信号検出部２１０、画素信号増幅部２３０、スイッチ２５０、およびカラムＡＤＣ回路２８０とで、垂直列ごとに、カラム処理部６２が構成される。

このような構成においては、画素信号検出部２１０が垂直信号線１５８の信号レベルを、画素信号増幅部２３０の出力側（第３実施形態の場合）もしくは入力側（第４実施形態の場合）にて検出する。そして、この結果を、画素信号増幅部２３０のゲイン設定に反映させることで、画素信号増幅部２３０のゲインを最適値に設定する。画素信号増幅部２３０は、設定されたゲイン値で入力信号Ｖｓｉｇ を増幅し、後段のカラムＡＤＣ回路２８０へ送る。

カラムＡＤＣ回路２８０は、垂直列に対応するそれぞれのカラム領域ごとに、アナログの画素信号ｖｓｉｇ のノイズや直流変動成分を低減しつつ、たとえばＮビットのデジタル信号Ｖｏｕｔ３に変換する。そして、デジタル化した画素データＶｏｕｔ３を一定期間保持し、所定のタイミングで、水平走査部４２Ｈから制御線４３を介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作によって各単位画素１０３のデジタル化したＮビットの画素信号Ｖｏｕｔ３を、カラム領域部（プリアンプ部６１）外や固体撮像素子１０のチップ外へ出力する。

画素信号検出部２１０は、第１および第２実施形態と同様に、分類信号Ｖｓｅｐａを、出力線２１２ａ，２１２ｂ（図１０では図示を省略）を介して画素信号増幅部２３０や制御信号生成部４６に通知するとともに、出力線２１２ｃを介してＭビットのデータとして、固体撮像素子１０のチップ外にも出力する。

このような構成例では、画素信号検出部２１０がＮビットの情報を、カラムＡＤＣ回路２８０がＭビットの情報を持っている。よって、第３および第４実施形態の構成を用いることによって、第１および第２実施形態と同様に、信号拡張部３１０にて、Ｎ＋Ｍビット相当の情報を得ることができる。すなわち、信号拡張部３１０は、画素信号検出部２１０から入力されるＭビットの分類信号Ｖｓｅｐａと、カラムＡＤＣ回路２８０からのＮビットの撮像信号Ｖｏｕｔ３とに基づいて、第１および第２実施形態と同様に、Ｎビットの撮像信号をＮ＋Ｍビットの信号に変換する。

また、カラム回路６３をカラムＡＤＣ回路２８０に置き換えた構成であり、画素信号検出部２１０や画素信号増幅部２３０あるいは制御信号生成部４６などの構成は第１や第２実施形態と同様であるので、Ｓ／Ｎ比の高い画像を得ることができる、ノイズマージンの拡大が可能となる、飽和信号量のばら付きの影響を受けないなど、上記第１および第２実施形態と同様の効果を享受できる。また、第３実施形態の構成では、第１実施形態と同様に、撮像素子（デバイス）の飽和を超えない利点を有する。

＜画素信号増幅部の構成例＞
図１１は、第１および第３実施形態の構成における画素信号増幅部２３０周辺の一構成例（以下第１の構成例という）と動作を説明する図である。第１の構成例においては、スイッチ２４２，２４６を有し、スイッチドキャパシタ方式のノイズキャンセルアンプ（以下カラムアンプともいう）で構成されている。

具体的には、図１１（Ａ）に示すように、垂直信号線１５８からの画素信号Ｖｓｉｇ が、容量が７Ｃのコンデンサ２３２と容量が１Ｃのコンデンサ２３３とを介してＯＰアンプ（演算増幅器）で構成された増幅回路２３５に入力されるようにしている。増幅回路２３５の入出力間は、帰還ゲイン設定用に、容量が１Ｃのコンデンサ２３６を設けている。増幅回路２３５の入力側および入出力間に設けられているコンデンサ２３２，２３３，２３６並びにスイッチ２４２，２４６により、本発明に係るゲイン設定部２４５が構成される。増幅回路２３５とゲイン設定部２４５とで、可変増幅回路の一例である画素信号増幅部２３０が構成され、ゲイン設定部２４５に対してゲイン設定を制御する制御部と併せて、ＰＧＡ回路が構成される。

増幅回路２３５の出力は、カラム回路６３に接続されているとともに、画素信号検出部２１０の入力側にも接続されている。スイッチ２４６には制御信号φ１が、またスイッチ２４２には制御信号φ２が、それぞれ制御信号生成部４６の制御線２３１を介して入力される。

なお、入力側のコンデンサ２３２は、スイッチ２４２を介して増幅回路２３５に入力されるようにしている。また、第１の構成例は、スイッチ２４２を、容量が７Ｃのコンデンサ２３２の後段と増幅回路２３５の入力との間に設けている点に特徴を有する。

増幅回路２３５の出力はカラム回路６３に入力されるとともに、画素信号検出部２１０にも入力され、画素信号検出部２１０にて、増幅回路２３５の出力信号レベルを検査し、その結果を反映させ、最終的な増幅回路２３５のゲイン設定を行なうようになっている。

このような構成においては、図１１（Ｂ）に示すように、制御信号φ１でスイッチ２４６をオンさせてコンデンサ２３６をリセットして、アンプリセット状態にさせる（ｔ６０〜ｔ６３）。また、この間に、制御信号φ２でスイッチ２４２をオンさせてコンデンサ２３２をリセット状態にさせる（ｔ６１〜ｔ６２）。

すなわち、先ず、単位画素１０３からのリセットレベルを、スイッチドキャパシタ回路を用いたノイズキャンセルアンプのコンデンサ２３２，２３３で形成される容量８Ｃ（７Ｃ＋１Ｃ）にサンプルする（ｔ６１〜ｔ６２）。その後、制御信号φ２でスイッチ２４２をオフさせて、入力のコンデンサ２３２を垂直信号線１５８から切り離しておく（ｔ６２）。

この後、撮像部１１０の転送ゲート配線１５１への転送制御パルスＴＸを“Ｈ”にし、電荷生成部１３２で生成された電荷をフローティングディフュージョン１３８に転送する。この結果、撮像部１１０の出力である垂直信号線１５８には、電荷生成部１３２が受けた光量に応じた画素信号Ｖｓｉｇ が現れる。

そこで、アンプリセット後（ｔ６３）、垂直信号線１５８からの画素信号Ｖｓｉｇ を、スイッチドキャパシタ回路を用いたアンプの入力側のコンデンサ２３３，２３２にサンプルする。予めリセットレベルをサンプルしているので（ｔ６１〜ｔ６２）、結果として、増幅回路２３５は、入力された画素信号Ｖｓｉｇ におけるリセットレベルＶｒｓｔ と信号レベルＶｓｉｇ０との差分ΔＶに対して所定のゲインで増幅した結果を出力する。

このとき、増幅回路２３５の入力側に設けている、容量が１Ｃのコンデンサ２３３と容量が７Ｃのコンデンサ２３２の並列回路において、スイッチ２４２を制御信号φ２で制御することで、増幅回路２３５のゲインを８倍（スイッチ２４２がオンのとき）と１倍（スイッチ２４２がオフのとき）の何れかに設定することができる。よって、スイッチ２４２を制御信号φ２で制御する容量調整によって、ゲイン調整を行なうことができる。

たとえば、画素信号検出部２１０は、制御信号φ２が“Ｌ”でスイッチ２４２がオフの間（ｔ６３〜ｔ６６）の所定のタイミングで、増幅回路２３５から出力された１倍のゲインでの出力信号を検知する（ｔ６５）。また、画素信号検出部２１０は、制御信号φ２が“Ｈ”でスイッチ２４２がオンの間（ｔ６６〜ｔ６８）の所定のタイミングで、増幅回路２３５から出力された８倍のゲインでの出力信号を検知する（ｔ６７）。

画素信号検出部２１０は、各ゲインでの出力結果の比較処理を行ない、検知結果を示す分類信号Ｖｓｅｐａを１ビットのデータで出力する。たとえば、この１ビットの分類信号Ｖｓｅｐａを画素信号増幅部２３０に直接に供給して、信号が高い場合は１倍のゲイン、信号が低い場合は８倍のゲインを適応させる。このとき、ゲイン調整を行なって比較した結果、高ゲイン側でも、増幅回路２３５の出力までのダイナミックレンジが越えない程度と判断されたときに限って、高ゲインに設定した信号を出力させる。飽和していれば、高ゲインに設定しない。撮像素子（デバイス）の飽和を超えないように、かつ個々のデバイスのダイナミックレンジの限界ギリギリとなるように、大きなゲイン値でゲイン設定することができる。

このような構成とすることで、増幅回路２３５の入出力間の容量切替でゲインを切り替える後述する第４の構成例に比べて、反転パルスで制御するスイッチが不要となる利点を有する。

図１２は、第１および第３実施形態の構成における画素信号増幅部２３０周辺の他の構成例（以下第２の構成例という）と動作を説明する図である。第２構成例においても、スイッチ２４２，２４６を有し、スイッチドキャパシタ方式のカラムアンプで構成されている。

この第２の構成例は、図１２（Ａ）に示すように、スイッチ２４２を、容量が７Ｃのコンデンサ２３２の前段と垂直信号線１５８との間に設けている点に特徴を有する。第１例と同様に、増幅回路２３５の入力側および入出力間に設けられているコンデンサ２３２，２３３，２３６並びにスイッチ２４２，２４６により、本発明に係るゲイン設定部２４５が構成される。動作タイミングとしては、図１２（Ｂ）に示すように、第１の構成例と同じでよい。

このような構成とすることで、容量が７Ｃのコンデンサ２３２の後段にスイッチ２４２を設けた第１の構成例に比べて、切替対象のコンデンサ２３２における、垂直信号線１５８の信号に対するカップリングの影響が発生しない利点を有する。

図１３は、第１および第３実施形態の構成における画素信号増幅部２３０周辺のさらに他の構成例（以下第３の構成例という）と動作を説明する図である。この第３構成例においても、スイッチドキャパシタ方式のカラムアンプで構成しているが、増幅回路２３５の入力側に配された２つのコンデンサ２３２，２３３をともに切替可能に構成するとともに、それぞれの両端に切替え用のスイッチを設けた点に特徴を有する。

すなわち、第３の構成例においては、図１３（Ａ）に示すように、容量が７Ｃのコンデンサ２３２の入力側に、制御信号φ２＿（実質的には制御信号φ２と同じ）で動作するスイッチ２４２ａを設け、その出力側（増幅回路２３５の入力側）に、制御信号φ２で動作するスイッチ２４２ｂを設けている。

また、容量が１Ｃのコンデンサ２３３の入力側に、制御信号φ３＿（実質的には制御信号φ３と同じ）で動作するスイッチ２４３ａを設け、その出力側（増幅回路２３５の入力側）に、制御信号φ３で動作するスイッチ２４３ｂを設けている。

増幅回路２３５の入力側および入出力間に設けられているコンデンサ２３２，２３３，２３６並びにスイッチ２４２ａ，２４２ｂ，２４３ａ，２４３ｂ，２４６により、本発明に係るゲイン設定部２４５が構成される。

このような構成においては、図１３（Ｂ）に示すように、制御信号φ１でスイッチ２４６をオンさせてコンデンサ２３６をリセットして、アンプリセット状態にさせる（ｔ８０〜ｔ８３）。また、この間に、制御信号φ２，φ２＿，φ３，φ３＿でスイッチ２４２ａ，２４２ｂ，２４３ａ，２４３ｂをオンさせて、それぞれのコンデンサ２３２，２３３をリセット状態にさせる。すなわち、単位画素１０３からのリセットレベルを、スイッチドキャパシタ回路を用いたノイズキャンセルアンプのコンデンサ２３２，２３３で形成される容量８Ｃ（７Ｃ＋１Ｃ）にサンプルする（ｔ８１〜ｔ８２）。その後、制御信号φ２，φ２＿でスイッチ２４２ａ，２４２ｂをオフさせて、入力のコンデンサ２３２を垂直信号線１５８から切り離しておく（ｔ８２）。

アンプリセット後（ｔ８３）、スイッチ２４２ａ，２４２ｂ，２４３ａ、２４３ｂがオンであれば、垂直信号線１５８からの画素信号Ｖｓｉｇ により、入力側のコンデンサ２３２，２３３がチャージされ増幅回路２３５の出力が変化する。

そこで、画素信号増幅部２３０は、アンプリセット後（ｔ８３）、先ず制御信号φ３，φ３＿をオンさせたままにしておき（ｔ８３〜ｔ８６）、垂直信号線１５８からの画素信号Ｖｓｉｇ を、スイッチドキャパシタ回路を用いたノイズキャンセルアンプの入力側のコンデンサ２３３にサンプルする。予めリセットレベルをサンプルしているので（ｔ８１〜ｔ８２）、結果として、増幅回路２３５は、入力された画素信号Ｖｓｉｇ におけるリセットレベルＶｒｓｔ と信号レベルＶｓｉｇ０との差分ΔＶに対して１倍のゲインで増幅した結果（ΔＶ）を出力する。画素信号検出部２１０は、所定のタイミングで、ΔＶを１倍のゲインで増幅した画素信号増幅部２３０の出力信号Ｖｏｕｔ を検知する（ｔ８５）。

この後、制御信号φ３，φ３＿でスイッチ２４３ａ、２４３ｂをオフにすることで、入力のコンデンサ２３３を垂直信号線１５８から切り離しておくとともに（ｔ８６）、制御信号φ１でスイッチ２４６をオンさせてアンプをリセット状態にする（ｔ８６〜ｔ８７）。そして、制御信号φ２，φ２＿でスイッチ２４２ａ，２４２ｂをオンさせて（ｔ８７〜ｔ８９）、垂直信号線１５８からの画素信号Ｖｓｉｇ を、スイッチドキャパシタ回路を用いたノイズキャンセルアンプの入力側のコンデンサ２３３にサンプルする。予めリセットレベルをサンプルしているので（ｔ８１〜ｔ８２）、結果として、増幅回路２３５は、入力された画素信号Ｖｓｉｇ におけるリセットレベルＶｒｓｔ と信号レベルＶｓｉｇ０との差分ΔＶに対して８倍のゲインで増幅した結果（８ΔＶ）を出力する。画素信号検出部２１０は、所定のタイミングで、ΔＶを８倍のゲインで増幅した画素信号増幅部２３０の出力信号Ｖｏｕｔ を検知する（ｔ８８）。

画素信号検出部２１０は、各ゲインでの出力結果の比較処理を行ない、検知結果を示す分類信号Ｖｓｅｐａを１ビットのデータで出力する。たとえば、この１ビットの分類信号Ｖｓｅｐａを画素信号増幅部２３０に直接に供給して、信号が高い場合は１倍のゲイン、信号が低い場合は８倍のゲインを適応させる。ゲイン調整を行なって比較した結果、高ゲイン（本例では８倍）側でも、増幅回路２３５の出力までのダイナミックレンジが越えない程度と判断されれば、高ゲインに設定した信号を出力させる。飽和していれば、高ゲインに設定しない。こうすることで、増幅回路２３５が飽和しない範囲で、最適な信号を出力させることができる。

このような第３例の構成とすることで、第２例と同様に、切替対象のコンデンサ２３２，２３３における、垂直信号線１５８の信号に対するカップリングの影響が発生しない利点を有する。

図１４は、第２および第４実施形態の構成における画素信号増幅部２３０周辺の一構成例（以下第４の構成例という）と動作を説明する図である。第４の構成例においても、スイッチドキャパシタ方式のカラムアンプで構成されている。なお、ここでは、単位画素１０３の一構成例も合わせて示している。また、画素信号検出部２１０が画素信号増幅部２３０に対してのゲイン設定を制御する制御部の機能を持ち、画素信号検出部２１０と、画素信号増幅部２３０と、ゲイン設定部２４５により、ＰＧＡ回路が構成される。

単位画素１０３は、フローティングディフュージョン１３８を電荷蓄積部として利用し、４つのトランジスタを有する４ＴＲ構成としている。この４ＴＲ構成では、フローティングディフュージョン１３８は増幅用トランジスタ１４２のゲートに接続されているので、増幅用トランジスタ１４２はフローティングディフュージョン１３８の電位（以下ＦＤ電位という）に対応した信号を、画素線１５７を介して読出し信号線の一例である垂直信号線１５８に出力する。また、垂直信号線１５８には、負荷ＭＯＳトランジスタ１７１が接続されているのでソースフォロア回路として動作している。

たとえば、画素信号の読出時には、先ず、リセットトランジスタ１３６で、フローティングディフュージョン１３８をリセットする。この後、読出選択用トランジスタ（転送トランジスタ）１３４は、フォトダイオードなどからなる電荷生成部１３２にて生成された信号電荷をフローティングディフュージョン１３８に転送する。垂直信号線１５８には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ１４０をオンする。すると選択画素のみが垂直信号線１５８と接続され、垂直信号線１５８には選択画素の信号が出力される。

この動作によって、ブートストラップ効果のために、フローティングディフュージョン１３８の電圧が上昇し、出力電圧振幅を大きくすることができる。単位画素１０３が増幅用トランジスタ１４２を備えることで、固体撮像装置２（あるいは固体撮像素子１０）は、増幅型固体撮像装置として構成される。

なお、単位画素１０３は、このような４ＴＲ構成のものに限らず、たとえば垂直選択用トランジスタ１４０が増幅用トランジスタ１４２のドレイン側に接続された４ＴＲ構成のものとしてもよい。また、４ＴＲ構成のものに限らず、単位画素１０３部分に３つのトランジスタを有し画素サイズを小さくできる３トランジスタ型画素構成（以下３ＴＲ構成という）のものとしてもよい（たとえば特許第２７０８４５５号公報参照）。

ここで、第４の構成例においては、垂直信号線１５８は、画素信号検出部２１０に接続されるとともに、制御信号φ２で制御されるスイッチ２５０と容量が８Ｃのコンデンサ２３３とを介して増幅回路２３５に接続される。

増幅回路２３５の入出力間には、帰還ゲイン設定用に、先ず、容量が１Ｃのコンデンサ２３６を設けている。そして、このコンデンサ２３６と並列に、画素信号検出部２１０からのビット制御信号Ｇ４で制御されるスイッチ２４７Ｐを介して容量が１Ｃのコンデンサ２３７を、ビット制御信号Ｇ２で制御されるスイッチ２４８Ｐを介して容量が２Ｃのコンデンサ２３８を、ビット制御信号Ｇ１で制御されるスイッチ２４９Ｐを介して容量が４Ｃのコンデンサ２３７を設けている。

スイッチ２４７Ｐとコンデンサ２３７の接続点はビット制御信号／Ｇ４で制御されるスイッチ２４７Ｎを介して、スイッチ２４８Ｐとコンデンサ２３８の接続点はビット制御信号／Ｇ２で制御されるスイッチ２４８Ｎを介して、スイッチ２４９Ｐとコンデンサ２３９の接続点はビット制御信号／Ｇ１で制御されるスイッチ２４９Ｎを介して、それぞれ制御信号生成部４６の制御線２３１から基準電圧Ｖｒｅｆ２が印加されるようになっている。このような構成により、スイッチ２４７，２４８Ｐ，２４９Ｐを制御することで、容量値をＣから８Ｃまで可変できる。

したがって、カラムアンプ構成の画素信号増幅部２３０は、コンデンサ２３３の容量値８Ｃと、コンデンサ２３７，２３８，２３９の接続状態による容量値Ｃ〜８Ｃとの比によって、１倍から８倍までゲインを可変にすることができる。

垂直信号線１５８のスイッチ２５０の入力側から画素信号検出部２１０に画素信号Ｖｓｉｇ が入力され、画素信号検出部２１０にて、増幅回路２３５の入力信号レベルを検査し、その結果を反映させて、最終的な増幅回路２３５のゲイン設定を行なうようになっている。ゲイン設定を制御する制御部と併せて、全体として、プログラマブルゲインコントロール（ＰＧＡ）構成の増幅回路（ＰＧＡ回路）が構成される。

このような構成においては、図４に示すように、先ず、制御信号φ１，φ２によりスイッチ２５０，２４６をオンさせ（ｔ１０〜ｔ１２）、単位画素１０３からのリセットレベルを、スイッチドキャパシタ回路を用いたノイズキャンセルアンプの入力側の容量が８ｃのコンデンサ２３３にサンプルする（ｔ１１〜ｔ１２）。その後、制御信号φ２でスイッチ２５０をオフさせて、入力のコンデンサ２３３を垂直信号線１５８から切り離しておく（ｔ１２）。

この後、撮像部１１０の転送ゲート配線１５１への転送制御パルスＴＸを“Ｈ”にし、電荷生成部１３２で生成された電荷をフローティングディフュージョン１３８に転送する。この結果、撮像部１１０の出力である垂直信号線１５８には、電荷生成部１３２が受けた光量に応じた画素信号Ｖｓｉｇ が現れる（ｔ１２〜ｔ１３）。

そこで、撮像部１１０から出力された画素信号Ｖｓｉｇ を画素信号検出部２１０に入力し、垂直信号線１５８の信号レベルを検出する。すなわち、画素信号検出部２１０は、ビット制御信号Ｇ４，Ｇ２，Ｇ１で対応するスイッチ２４７Ｐ，２４８Ｐ，２４９Ｐを制御しながら、垂直信号線１５８の画素信号Ｖｓｉｇ のレベルを対応する所定の閾値と比較する（ｔ１４〜ｔ２１）。

画素信号検出部２１０は、この検出結果（比較結果）に基づき、画素信号増幅部２３０の出力信号Ｖｏｕｔ が垂直信号線１５８の飽和信号量を超過しない範囲で、最大値になるように適切なゲインの大きさを決め、画素信号増幅部２３０に設定する。あるいは、検出結果を制御信号生成部４６へ、あるいはチップ外部に出力する。

垂直信号線１５８の飽和信号量を超過しない範囲でゲイン値を設定しないと、画素信号増幅部２３０は飽和信号量を超える状態でも増幅しようとするので、その出力は、飽和を超える結果となり、写真として破綻する結果となる。増幅後の信号範囲が、垂直信号線１５８の飽和信号量範囲を超過しないようにゲイン設定することで、この問題を回避する。

このような手法を採ることによって、画素信号増幅部２３０で発生し得る入力信号換算雑音量を最小限にすることができる。また、画素信号増幅部２３０の出力信号Ｖｏｕｔ を各単位画素１０３で飽和信号に近くなるように大きくできるので、その後に発生し得る雑音に対して有利となる。

以上、画素信号増幅部２３０の回路構成例を幾つか示したが、これらは一例を示したに過ぎず、様々な変形が可能である。たとえば、第１〜第３例では、ゲイン切替えを１系統にしていたが、これに限らず、たとえば第４の構成例と同様に、３系統としたり、さらに多くの系統を設けるようにしたりしてもよい。

また、上記第１〜第４の構成例では、スイッチドキャパシタ方式のノイズキャンセルアンプで構成しつつ、容量の分割比でゲインを変化させているが、これに限らず、抵抗分割比でゲインを変化させる構成としてもよい。

なお、上記第１〜第４の構成例で示したように、画素信号増幅部２３０を、スイッチドキャパシタ方式のノイズキャンセルアンプとすれば、上記説明から分かるように、画素リセット直後の画素信号Ｖｓｉｇ のリセットレベルＶｒｓｔ と信号レベルＶｓｉｇ０の差分ΔＶを増幅するように動作するので、相関２重サンプリングの効果により、撮像部１１０の固定パターンノイズ（ＦＰＮ：Ｆｉｘｅｄ Ｐａｔｔｅｒｎ Ｎｏｉｓｅ ）やリセットノイズといわれるノイズ信号成分を取り除く（キャンセルする）ことができ、また撮像部１１０のソースフォロワの１／ｆノイズを低減することもできる。また、このような構成の画素信号増幅部２３０は、ゲイン調整によっても、その出力の直流レベルが変動し難い利点がある。つまり、増幅回路２３５とゲイン設定部２４５とで構成される上記第１例〜第４例の構成の可変増幅回路（画素信号増幅部２３０）は、本発明に係る出力直流レベル抑制処理部の機能を備えている。

＜ゲイン設定方法；第１例＞
図１５は、図１４に示した画素信号増幅部２３０におけるゲイン設定方法の第１例を説明する図である。この第１例では、画素信号増幅部２３０のゲインを、１（２＾０），２（２＾１），４（２＾２），８（２＾４）（“＾”は２のべき乗を示す）というように、２のべき乗の大きさで制御する。こうすることで、信号拡張部３１０における信号処理時に、ビットシフトでデジタルダイナミックレンジを制御することができ、回路構成が簡易になる。

この第１例では、飽和信号量が１Ｖであるものとし、ゲインの最大値も１Ｖになるように制御する。たとえば、垂直信号線１５８の出力信号が０〜１２５ｍＶの場合、ゲインを８倍に設定する。そうすると、入力信号が最大の１２５ｍＶでも、増幅回路２３５の出力信号は１Ｖとなる。つまり、カラム領域部（プリアンプ部６１）の外部に出力される場合には１Ｖで出力される。また、１２５ｍＶ＜入力信号≦２５０ｍＶの場合、画素信号増幅部２３０のゲインを４倍に設定する。同様に、２５０ｍＶ＜入力信号≦５００ｍＶの場合、画素信号増幅部２３０のゲインを２倍に設定する。また、５００ｍＶ＜入力信号≦１Ｖの場合、画素信号増幅部２３０のゲインを１倍のままとする。

なお、この第１例では、画素信号増幅部２３０の最大出力が、垂直信号線１５８の飽和信号量と等しい１Ｖとなるように、ゲイン値を２のべき乗の大きさで設定していたが、これに限らず、固体撮像装置の仕様によって画素信号増幅部２３０の最大出力を任意に設定すればよい。ただし、画素信号増幅部２３０（特に増幅回路２３５）のダイナミックレンジの範囲内での設定にする必要があるのは言うまでもない。

このように第１例においては、撮像部１１０から出力される画素信号Ｖｓｉｇ のレベルに応じて増画素信号増幅部２３０のゲインを設定することによって、信号量が小さい場合にはゲインを高めに設定することで、大レベルの画素信号を外部に出力できるとともに、画素信号増幅部２３０で発生し得る雑音に対するＳ／Ｎ比を最大限に設定することが可能となる。信号量が小さい場合のＳ／Ｎ比を最大限にできる。これは、高感度の固体撮像装置を実現する上で必要不可欠なものである。

＜ゲイン設定方法；第２例＞
図１６は、図１４に示した画素信号増幅部２３０におけるゲイン設定方法の第２例を説明する図である。この第２例でも、画素信号増幅部２３０のゲインを２のべき乗の大きさで制御する。

この第２例では、第１例と同様に、飽和信号量が１Ｖであるが、ゲインの最大値の最大値が８００ｍＶになるように制御する点に特徴を有する。固体撮像装置の仕様として、画素信号増幅部２３０のダイナミックレンジに余裕がない場合に使える手法である。

たとえば、垂直信号線１５８の出力信号が０〜１００ｍＶの場合、ゲインを８倍に設定する。そうすると、入力信号が最大の１００ｍＶでも、増幅回路２３５の出力信号は８００ｍＶとなる。つまり、カラム領域部（プリアンプ部６１）の外部に出力される場合には８００ｍＶで出力される。また、１００ｍＶ＜入力信号≦２００ｍＶの場合、画素信号増幅部２３０のゲインを４倍に設定する。同様に、２００ｍＶ＜入力信号≦４００ｍＶの場合、画素信号増幅部２３０のゲインを２倍に設定する。また、４００ｍＶ＜入力信号≦８００ｍＶの場合、画素信号増幅部２３０のゲインを１倍のままとする。

このように、第２例においても、撮像部１１０から出力される画素信号Ｖｓｉｇ のレベルに応じて増画素信号増幅部２３０のゲインを設定することによって、信号量が小さい場合のＳ／Ｎ比を最大限にできる。つまり、画素信号増幅部２３０の影響を受け難くなる。

なお、上記第１例および第２例のゲイン制御では、画素信号増幅部２３０のゲインを１倍、２倍、４倍、８倍の４種類として、かつ２のべき乗の大きさで制御していたが、たとえば、制御信号生成部４６を介してビット制御信号Ｇ１，Ｇ２，Ｇ４をビットデータとして制御すれば、１〜８倍の範囲でより小さなステップで、たとえば１ずつ段階的にゲイン設定することもできる。ただしこの場合、信号拡張部３１０におけるダイナミックレンジ制御処理時に、ビットシフトでの制御ができないので、演算処理が必要となり、回路構成が複雑になる。また、８倍を超えるもっと大きなゲインに設定することもできる。これらゲイン設定の変化幅は、用途などによって、適宜に決めればよい。

＜カラム回路周辺の回路構成例＞
図１７は、カラム領域部（プリアンプ部６１）の画素信号増幅部２３０の次段に設けられるカラム回路６３周辺の回路構成の第１例を示したブロック図である。この第１例は、画素信号検出部２１０が、画素信号増幅部２３０の出力側で信号電圧Ｖｏｕｔ を所定の参照電圧と比較する第１および第３実施形態の構成に対応したものである。

カラム回路６３は、垂直信号線１５８（垂直列）ごとに設けられており、垂直信号線１５８によって読み出された１行分の単位画素１０３の画素信号Ｖｓｉｇ を画素信号増幅部２３０を経由して受けて、この画素信号Ｖｓｉｇ が画素信号増幅部２３０にて増幅された画素信号Ｖｏｕｔ を順次蓄積してから、所定のタイミングで出力アンプ１２９に出力するサンプル＆ホールド回路構成となっている。

たとえば、カラム回路６３（−１，−２，…，−ｎ）は、スイッチ２７２（−１，−２，…，−ｎ）、信号電荷蓄積用のコンデンサ２７４（−１，−２，…，−ｎ）、および読出回路２７６（−１，−２，…，−ｎ）を有している。

読出回路２８６（−１，−２，…，−ｎ）は、その内部に、トランジスタ２７７，２７８を有している。トランジスタ２７７は、ドレイン端子が出力アンプ１２９の信号帰還線２９８に他の垂直列と共通に接続されているとともに、ソース端子が画素信号検出部２１０の入力側に接続されている。画素信号検出部２１０の出力側は、出力信号線２９１に他の垂直列と共通に接続されている。画素信号検出部２１０の検出結果は、出力線２１２ｂを介して制御信号生成部４６へ、また出力線２１２ｃを介して、チップ外部へ出力されるようになっている。一方、この第１の構成例では、出力線２１２ａを介した画素信号増幅部２３０へのゲイン設定機能は設けられていない。

水平走査部４２Ｈから、それぞれ制御線４３（−１，−２，…，−ｎ）を介して、水平サンプルパルスφｓがスイッチ２７２（−１，−２，…，−ｎ）に入力され、また水平選択信号ＣＨ（ｉ）がパルス読出回路２８６のトランジスタ２８８のゲート端子に入力されている。

カラム回路６３の後段に設けられる出力アンプ１２９は、ソース−ドレイン間で縦続接続された２つのトランジスタ２９２，２９３と、同じくソース−ドレイン間で縦続接続された２つのトランジスタ２９４，２９５とを有している。

トランジスタ２９２，２９３のドレイン−ソース間（両者の最端）は電源と出力信号線２９１との間に設けられている。また、トランジスタ２９４のゲート端子は、出力信号線２９１に接続され、トランジスタ２９４，２９５の接続点が信号帰還線２９８に接続されている。各トランジスタ２９２，２９３のゲート端子には所定の制御信号Ｖｂｐ２ ，Ｖｂｐ３ が入力されている。また、トランジスタ２９５のゲート端子には所定の制御信号Ｖｂｎ５ が入力されている。

このような構成において、所定のタイミングで水平サンプルパルスφｓがスイッチ２７２に入力されると（図７参照）、画素信号増幅部２３０の出力信号Ｖｏｕｔ がコンデンサ２７４に一旦蓄積される。この後、水平走査部４２Ｈからの水平選択信号ＣＨ（ｉ）をトランジスタ２７８に印加して読み出したい列を選択していくことで、コンデンサ２７４からの画素信号が、読出回路２７６と外部増幅回路としての出力アンプ１２９により出力信号線２９１から出力信号Ｖｏｕｔ１として読み出される。

このとき、出力信号線２９１上の画素信号Ｖｏｕｔ１がトランジスタ２９４のゲート端子に入力され信号帰還線２９８を経由してトランジスタ２７７のドレイン端子に供給される。この動作によって、ブートストラップ効果のために、出力電圧振幅を大きくすることができる。サンプルホールド回路構成により、画素信号増幅部２３０とカラム回路６３とを切り離しているので、ブートストラップ機能が画素信号増幅部２３０に影響を与えることがない。

図１８は、カラム領域部（プリアンプ部６１）の画素信号増幅部２３０の次段に設けられるカラム回路６３周辺の回路構成の第２例を示したブロック図である。この第２例も、画素信号検出部２１０が、画素信号増幅部２３０の出力側で信号電圧Ｖｏｕｔ を所定の参照電圧と比較する第１および第３実施形態の構成に対応したものである。

この第２例の構成は、画素信号検出部２１０の検出結果を出力線２１２ａを介して画素信号増幅部２３０へ供給することで、検出結果に基づく画素信号増幅部２３０のゲイン設定機能を実現するように構成している点に特徴を有する。たとえば、ゲイン拡大後の画素信号Ｖｏｕｔ が画素信号増幅部２３０の飽和レベルを超えている場合、ゲインを下げるように制御する。

図１９は、カラム領域部（プリアンプ部６１）の画素信号増幅部２３０の次段に設けられるカラム回路６３周辺の回路構成の第３例を示したブロック図である。この第３例は、画素信号検出部２１０が、画素信号増幅部２３０の入力側で信号電圧Ｖｓｉｇ を所定の参照電圧と比較する第２および第４実施形態の構成に対応したものである。

第１例の構成に対して画素信号検出部２１０を取り除いている点が異なるだけであり、トランジスタ２７８のソース端子が出力信号線２９１に他の垂直列と共通に接続されている。基本的な動作は、第１例と同様であり、詳しい説明を割愛する。

なお、図１７〜図１９に示した第１〜第３の構成のカラム回路６３は、回路構成がコンパクトではあるものの、画素信号増幅部２３０におけるゲイン調整時に、その出力に直流レベルの変動があると、信号成分だけでなく、その直流変動分を含んでコンデンサ２７４に保持され、直流変動分が撮像信号に重畳して出力されるので、このままでは出力直流レベルの変動がノイズとなり得る。よって、このような構成のカラム回路６３は、たとえば図１１〜図１４に示したようなスイッチドキャパシタ方式など、ゲイン調整によってもその出力の直流レベルが変動し難い回路と組み合わせるのがよい。

なお、カラム回路６３や出力アンプ１２９の後段に接続されるＡ／Ｄ変換部６４にて、デジタルデータで直流レベル変動を除去するように構成することもできる。また、カラム回路６３に、画素信号増幅部２３０から出力された撮像信号の直流（ＤＣ；Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ ）成分の変動を抑制する機能を持つように構成してもよい。

カラム回路６３において出力直流レベルの変動を抑制しておけば、後段のＡ／Ｄ変換部６４における入力ダイナミックレンジを広くとることができる。すなわち、後段のＡ／Ｄ変換部６４で出力直流レベルの変動を除去する構成とする場合、出力直流レベルの変動を含んでＡＤ変換を行なわなければならず、出力直流レベルの変動分だけ入力ダイナミックレンジが狭くなる。

図２０は、カラム領域部（プリアンプ部６１）の画素信号増幅部２３０の次段に設けられる、ＡＤ変換機能を有するカラム回路、すなわちカラムＡＤＣ回路２８０周辺の回路構成例（以下カラム回路の第４例ともいう）を示したブロック図である。この第４例は、第３および第４実施形態の構成に対応したものである。

カラムＡＤＣ回路２８０は、垂直信号線１５８（垂直列）ごとに並列処理するＡＤコンバータにより、画素の固定パターンノイズを抑圧しながらデジタル信号に変換する。このため、カラムＡＤＣ回路２８０は、固定パターンノイズを抑圧するための基準信号をクランプする方式に特徴を有している。

図２０（Ａ）に示すように、カラムＡＤＣ回路２８０は、画素信号Ｖｓｉｇ におけるリセットレベルをカラムＡＤＣ回路２８０の中でクランプするために、コンデンサ２８１、アンプ２８２、およびスイッチ２８３からなる第１のクランプ回路と、コンデンサ２８４、アンプ２８５、およびスイッチ２８６からなる第２のクランプ回路とを有する、２段のクランプ回路（ダブルクランプ回路）構成としている。

このダブルクランプ回路の入力側には、垂直信号線１５８に現れる画素信号Ｖｓｉｇ の取り込みを制御するための構成として、スイッチ２８７，２８８とコンデンサ２８９を有している。第２のクランプ回路の出力は、データ保持機能を持つラッチ回路２９０に入力される。

各スイッチ２８３，２８６，２８７，２８８には、水平走査部４２Ｈから制御線４３を介して制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４が入力される。また、スイッチ２８８の一方の入力端子には、図示しない信号発生器から、ランプ波形をしたＡＤ変換用の基準信号（以下ＡＤＣ基準信号という）が入力される。またラッチ回路２９０には、図示しないＮビットカウンタのカウンタ出力値が入力される。

このような構成において、カラムＡＤＣ回路２８０は、水平ブランキング期間に相当する画素信号読出期間（ｔ９０〜ｔ９９）で、まずリセットパルスＲによって（ｔ９１〜Ｔ９２）、単位画素１０３のリセット信号Ｖｒｓｔ が垂直信号線１５８に出力されるので、カラムＡＤＣ回路２８０の２つのクランプ回路を、図２０（Ｂ）に示す動作タイミングに従って、制御パルスＳ１，Ｓ２により、粗精度クランプおよび高精度クランプを行なう。

すなわち、先ず、スイッチ２８７をオンして（ｔ９３）、アンプ２８２，２８６のスイッチ２８３，２８６を同時に閉じてから（ｔ９４）、スイッチ２８３を先に開くと（ｔ９５）、画素信号Ｖｓｉｇ がアンプ２８２の閾値電圧にスイッチ２８３のスイッチングのばら付きが加算された電圧に粗精度クランプされる。このとき、スイッチ２８６は閉じたままなので、その電圧がアンプ２８５の入力の閾値電圧になる。

この後、スイッチ２８６を開くと（ｔ９６）、アンプ２８５にも、スイッチングのばら付きを含んでクランプされる。このとき、スイッチ２８６のスイッチングのばら付き成分はアンプ２８５の利得で割った分が入力信号Ｖｉｎ側のばら付きに還元され、入力信号Ｖｉｎから見るとクランプ精度が向上することとなる。

この結果、クランプ回路で発生し得る縦筋状の固定パターンノイズの発生を十分に抑制できる。すなわち、クランプ回路のばら付きがよく抑えられた状態でリセット信号Ｖｒｓｔ のクランプが完了する。

次に、転送制御パルスＴＸが立つことによって画素信号Ｖｓｉｇ０が垂直信号線１５８に現れるので（ｔ９７ａ〜ｔ９７ｂ）、スイッチ２８８を閉じてサンプリングする（ｔ９８〜ｔ９９）。サンプリングが完了したら、スイッチ２８７を開いてランプ波形をしたＡＤＣ基準信号をスイッチ２８８を介して与える（ｔ９９）。

これにより、ランプ波形に応じてやがて入力信号Ｖｉｎがクランプ回路の閾値電圧を越えてアンプ２８５の出力が反転する。そのときのＮビットカウンタのカウンタ値が画素信号になり、ラッチ回路２９０に記憶されて、ＡＤ変換が完了する。この後、ラッチ回路２９０に記憶・保持された画素データＶｏｕｔ３は、所定のタイミングで、水平走査部４２Ｈから制御線４３を介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作によって順次カラム領域部（プリアンプ部６１）外や固体撮像素子１０のチップ外へ出力する。

このような構成のカラムＡＤＣ回路２８０に依れば、固定パターンノイズの発生を十分に抑制でき、加えて、画素信号増幅部２３０から出力された撮像信号の直流成分の変動を抑制することもできる。つまり、カラムＡＤＣ回路２８０は、本発明に係る出力直流レベル抑制処理部の機能をも備える構成となる。

＜信号拡張部の構成例＞
図２１は、信号拡張部３１０の構成例を示した図である。信号拡張部３１０は、入力されたＮビットの信号Ｖ（ｊ）に対してノイズ抑制処理を行なうノイズ抑制処理部３１１と、画素信号増幅部２３０に設定されたゲイン値を補正するとともに画素信号検出部２１０から取得したＭビットの分類信号Ｖｓｅｐａを参照して、ノイズ抑制処理部３１１によるノイズ抑制処理後の信号のダイナミックレンジを拡大するゲイン補正処理部３１５とを備えている。

ノイズ抑制処理部３１１は、１水平期間のＮビットの画素信号Ｖ（ｊ）を保持する１Ｈメモリ３１２と、画素信号Ｖ（ｊ）と１Ｈメモリ３１２の出力信号Ｕ（ｊ）とを加算（実際には−Ｕ（ｊ）が入力されるので減算）する加算器３１４とを有している。

またゲイン補正処理部３１５は、画素信号検出部２１０から入力されたＭビットの分類信号Ｖｓｅｐａをゲイン補正値に変換するゲイン補正値生成部３１６と、ゲイン補正値生成部３１６の出力信号であるゲイン補正値Ｅ（ｊ）と加算器３１４の出力信号“Ｖ（ｊ）−Ｕ（ｊ）”との乗算を行なう乗算器３１８と、加算器３１４の出力信号“Ｖ（ｊ）−Ｕ（ｊ）”と乗算器３１８の出力値Ｅｋ（ｊ）とを加算（実際には−Ｅｋ（ｊ）が入力されるので減算）する加算器３２０とを有している。

このような構成において、信号拡張部３１０が固体撮像素子１０の同一チップ上に形成されている場合は、第３および第４実施形態で示したようにカラムごとにカラムＡＤＣ回路２８０を設けた構成とするか、もしくは、カラム以外の領域の同一チップ上にＡ／Ｄ変換部６４を搭載する。画素信号増幅部２３０からの出力信号Ｖｏｕｔ は、オンチップのＡＤ回路によってＮビットのデジタル信号に変換されて信号拡張部３１０に入力される。

信号拡張部３１０には、先ず、第１や第２実施形態における出力アンプ１２９の出力信号Ｖｏｕｔ１がＡ／Ｄ変換部６４によってＮビットのデジタル信号Ｖｏｕｔ２に変換され、デジタルデータＶ（ｊ）として入力される。あるいは、第３や第４実施形態におけるカラムＡＤＣ回路２８０の出力データＶｏｕｔ３がデジタルデータＶ（ｊ）として入力される。また、Ｎビットの画素信号と対応する、画素信号画素信号検出部２１０によるＭビットの分類信号Ｖｓｅｐａが、同一のタイミングでゲイン補正値生成部１０８に入力される。

そして、１Ｈメモリ３１２および加算器３１４を有するノイズ抑制処理部３１１は、垂直列ごとに設けられた画素信号検出部２１０、画素信号増幅部２３０、およびカラム回路６３からなるカラム領域（特に増幅回路２３５）のアンプ特性ばら付きにより発生し得る固定パターンノイズをデジタル領域でノイズキャンセルする。このとき、高ゲインのカラムアンプは、高分解能のＡ／Ｄ変換部６４と組み合わせることで、入力換算で極めて高い分解能が得られ、高精度のノイズキャンセルを行なうことができ、固定パターンノイズを非常に小さくすることができる。

一方、ゲイン補正処理部３１５において、ゲイン補正値生成部３１６は、分類信号Ｖｓｅｐａを、ゲイン補正値Ｅ（ｉ）に変換する。たとえば、データで表されている分類信号Ｖｓｅｐａが８倍のゲイン値を示していれば、ゲイン補正値Ｅ（ｉ）を“８”にする。

この後、乗算器３１８は、ノイズキャンセルされたＮビットデジタル信号“Ｖ（ｊ）−Ｕ（ｊ）”をゲイン補正値Ｅ（ｉ）で除算して補正する。加算器３２０は、ノイズキャンセルされた“Ｖ（ｊ）−Ｕ（ｊ）”に対してゲイン補正値Ｅｋ（ｉ）で補正を加えることで、Ｎ＋Ｍビットのデジタル信号に変換する。

こうすることで、画素信号増幅部２３０のＮビットの増幅信号Ｖｏｕｔ２，Ｖｏｕｔ３について、分類信号Ｖｓｅｐａであらわされるゲイン設定値のビット数だけ、信号を取り扱うビット数を増加させる。本例では、分類信号Ｖｓｅｐａは、画素信号増幅部２３０に対するゲイン設定値と１対１に対応するようにしているので、分類信号Ｖｓｅｐａのビット数Ｍと、信号Ｖ（ｉ）のビット数Ｎの“和“のビット数にする。

たとえば、信号拡張部３１０では、固体撮像装置２のべき乗の大きさで制御する場合において最大ゲインが８倍の場合、画素信号増幅部２３０におけるゲイン設定が１倍のときはＮ（たとえば１４）ビットの信号を８倍し、ゲイン設定が８倍のときはＮビットの信号をそのまま出力する。換言すれば、ゲイン設定が８倍のときは３ビット下位側に（またはゲイン設定が１倍のときは３ビット上位側に）ビットシフトすることで、全体として、３ビット分だけデジタルダイナミックレンジを拡張する。

ゲイン補正を加えずに、画素信号増幅部２３０における高ゲイン側の設定にしたままにしておくと、たとえば低照度部の信号が８倍増幅されるため、そのままでは画面全体としては場所によってゲインが異なる現象（以下ゲインミスマッチという）が生じ信号振幅の逆転が生じる。そこで、８倍増幅された部分をデジタル領域で１／８にするなど、画素信号増幅部２３０によるゲイン分を補正する。本例のように、ゲイン設定を２のべき乗の大きさで行なうようにすれば、ビットシフト操作でゲインミスマッチの補正ができるので、回路構成が簡易になる。

このような回路アーキテクチャ方式により、小信号出力時のＳ／Ｎを改善し、さらにＮ＋Ｍビットという大きなデジタルダイナミックレンジも持つＣＭＯＳイメージセンサを構成することができる。Ｎビットの信号変化しかできない場合と比べて、Ｍ＋Ｎビットでデジタル信号処理ができ、量子化ノイズの削減、さらにダイナミックレンジが拡大する。

これにより、信号拡張部３１０の後段に設けられる、たとえば、ＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ ）処理、フリッカ補正、γ（階調）補正、シェーディング補正、あるいはカラーバランスなどの処理をデジタル領域で行なった場合でも、Ｓ／Ｎ比の劣化を招くことがなく、容易に高画質な画像を得ることができる。

＜第５実施形態＞
図２２は、ＣＭＯＳ型の固体撮像素子１０を主要部とする固体撮像装置２と周辺部の第５実施形態を示した概略図である。この図２２は、カラムＡＤＣ回路２８０を備えた第３および第４実施形態に対する変形例で示しているが、カラムＡＤＣ回路２８０に代えてカラム回路６３を備えた第１および第２実施形態に対しても同様に変形可能である。なお、この図２２に示す例は、撮像部１１０とプリアンプ部６１を主要部として固体撮像装置２が構成され、プリアンプ部６１の後段に配される信号処理部３３０も、固体撮像装置２（固体撮像素子１０）の同一チップ上に形成されているものとして示している。

上記第１〜第４実施形態では、カラム領域部（プリアンプ部６１）のカラムごとに、各画素信号Ｖｓｉｇ の大きさを独立に検出し、この検出結果を、各カラムに配置されている画素信号増幅部２３０に直接にフィードバックし、もしくは制御信号生成部４６やチップ外部の制御手段を介して間接的にフィードバックすることで、画素信号Ｖｓｉｇ の大きさに対して独立にゲインを設定するようにしていた。

これに対して、この第５実施形態では、カラムには画素信号検出部２１０を設けずに、チップ外部から画素信号増幅部２３０に対してゲイン設定を行なう点に特徴を有している。この場合、チップ外部で画素信号の大きさを検知して、その検知結果を参照してゲイン設定する構成と、画素信号の大きさを検知せずに、画素信号の大きさに関係なくゲイン設定する構成の何れをも取り得る。以下、第１〜第４実施形態との相違点を中心に、具体的に説明する。

図２２に示すように、第１〜第４実施形態では設けられていた画素信号検出部２１０を取り外している。また、スイッチ２５０の切替制御は、制御信号生成部４６からの制御線２５１を介してではなく、タイミング信号生成部４０からの制御線２５１を介して行なうようにしている。

プリアンプ部６１は、垂直列ごとにつまりカラムごとに、設定されたゲイン値で入力された信号を増幅する機能を持つ画素信号増幅部２３０とノイズ低減機能や直流変動抑制機能あるいはデータ保持機能を持つカラムＡＤＣ回路２８０とを有している。画素信号増幅部２３０は、制御線２３１を介して制御信号生成部４６から入力される種々の制御信号に基づいて、その動作が制御される。画素信号増幅部２３０とカラムＡＤＣ回路２８０の構成・機能・動作は、上記第１〜第４実施形態において説明したものと同様である。第１および第２実施形態に対しての変形とする場合、カラムＡＤＣ回路２８０をカラム回路６３に置き換え、画素信号増幅部２３０と画素信号増幅部２３０とを備えた構成とすればよい。ここではその図示を割愛する。

垂直列の各画素信号増幅部２３０は、カラム領域部（プリアンプ部６１）の外部に配された制御信号生成部４６によって、１行分が、同一の増幅率（ゲイン値）で制御されるようになっている。つまり、上記第１〜第４実施形態のように各画素独立に最適化された増幅率に設定されるのではなく、１行分の画素信号Ｖｓｉｇ の大きさは、同じゲイン設定になる。

プリアンプ部６１の後段には、カラムＡＤＣ回路２８０から入力された撮像信号Ｖｏｕｔ３に対してノイズキャンセル、ゲインミスマッチ補正処理、デジタルダイナミックレンジ拡大処理などをする信号処理部３３０が設けられている。

＜信号拡張部の構成例＞
図２３は、第５実施形態の構成における信号処理部３３０の構成例を示した図である。図２３（Ａ）に示す第１例の信号処理部３３０は、チップ外部で画素信号の大きさを検知して、その検知結果を参照してゲイン設定を制御する構成のものである。すなわち第１例の信号処理部３３０は、入力された画素信号Ｖ（ｉ）（詳しくはＶｏｕｔ２またはＶｏｕｔ３）に基づいて、１ラインもしくは１画面の信号量の大きさを検出し、所定の閾値と比較する画素信号レベル検出部３３３と、画素信号レベル検出部３３３の検知結果に基づいて画素信号Ｖｓｉｇ の大きさを分類する分類信号Ｖｓｅｐａを生成する分類信号生成部３３４とを備える。画素信号レベル検出部３３３は、入力された画素信号Ｖ（ｉ）を１ライン分もしくは１画面（１フレーム）分保持するメモリ３３５を有している。

画素信号レベル検出部３３３は、取り込んだ画素信号Ｖ（ｉ）を一旦メモリ３３５に保持し、１ライン分もしくは１画面分の画素データの代表値Ｖｒｅｐ を求める。ここで「代表値」は、たとえば平均値、中央値（メジアン値）、最大値と最小値の中間値など、様々なものを取り得る。何れを代表値として用いるかは、システムの使用目的によって切替可能にするのがよい。

なお、単位画素１０３の信号レベルを画素ごとに精度よく検知する構成とする必要はなく、１ライン分もしくは１画面分の信号レベルの概要を知ればよいので、検出アンプの周波数帯域を大きくする必要はない。また、検出回路をカラム領域部の外部に設けているので、検出回路から画素信号増幅部２３０へのノイズの問題も生じないし、回路設計の自由度も増す。すなわち、固体撮像素子１０と同一のチップ上に画素信号検出部２１０を設ける場合には、チップ面積やノイズなどを考慮して設計する必要があるが、外部に画素信号レベル検出部３３３を設けることで、これらの問題を気にしなくてもよいいので、設計の自由度が増す。

画素信号レベル検出部３３３は、このようにして求めた代表値Ｖｒｅｐ を所定の閾値と比較する。分類信号生成部３３４は、画素信号レベル検出部２１３の検知結果に基づいて代表値Ｖｒｅｐ （すなわち１ライン分もしくは１画面分の画素信号Ｖｓｉｇ ）の大きさを分類する分類信号Ｖｓｅｐａを生成する。

この後、分類信号生成部３３４は、その分類信号Ｖｓｅｐａを参照して、制御信号生成部４６を介して画素信号増幅部２３０に対してのゲイン設定を制御する。つまり、分類信号生成部３３４は、チップ外部で画素信号増幅部２３０に対してのゲイン設定を制御する、本発明に係るゲイン設定部の機能を持つ。このための回路構成は、上述した図８，図５に示したものと同様のものを用いて、その構成における画素信号Ｖｓｉｇ を代表値Ｖｒｅｐ に置き換えて処理すればよい。なお、分類信号生成部３３４の後段に、ゲイン設定制御部３３８を設け、ゲイン設定制御部３３６を介して、制御信号生成部４６を制御するようにしてもよい。

ここで、ゲインの変更は、代表値Ｖｒｅｐ が１ライン分のものである場合は１ライン単位で行なう。たとえば、１ライン全体の信号量がある閾値よりも小さくなった場合、水平ブランキング期間中にゲインの変更を実施する。

また、代表値Ｖｒｅｐ が１画面分のものである場合は１フレーム（１画面）単位で行なう。たとえば画面全体の信号量がある閾値よりも小さくなった場合、垂直ブランキング期間中にゲインの変更を実施する。

また第１例の信号処理部３３０は、入力されたＮビットの信号Ｖ（ｊ）に対してノイズ抑制処理を行なうノイズ抑制処理部３４１と、画素信号増幅部２３０に設定されたゲイン値を補正するとともに画素信号レベル検出部３３３から取得したＭビットの分類信号Ｖｓｅｐａを参照して、ノイズ抑制処理部３４１によりノイズ抑制された画素信号のダイナミックレンジを拡大するゲイン補正処理部３４５とを備えている。これらの構成は、図２１に示した信号拡張部３１０の構成と同様のものでよい。

ただし、１ラインごとにゲイン設定値を制御する場合には、１ラインごとにゲイン補正を行なえばよい。また、１画面（１フレーム）ごとにゲイン設定値を制御する場合には、１画面（１フレーム）ごとにゲイン補正を行なえばよい。

一方、図２３（Ｂ）に示す第２例の信号処理部３３０は、チップ外部で画素信号の大きさを検知する画素信号レベル検出部３３３および分類信号生成部３３４を備えていない。その代わりに、ユーザからの指示を受けて、カラム領域部の外部から制御信号生成部４６を介して画素信号増幅部２３０に対するゲイン設定を制御するゲイン設定制御部３３８を備えている。

また、第２例の信号処理部３３０は、入力されたＮビットの信号Ｖ（ｊ）に対してノイズ抑制処理を行なうノイズ抑制処理部３４１を備えるとともに、ゲイン補正処理部３４５はゲイン設定制御部３３８により設定されたゲイン設定情報を参照してゲイン補正処理を行なう。なお、ゲイン補正処理部３４５を設けない構成とすることも可能である。ノイズ抑制処理部３４１やゲイン補正処理部３４５の構成は、図２１に示した信号拡張部３１０の構成と同様のものでよい。

このような第２の構成においては、ユーザは、画像の明るさを確認しながら、図示しないユーザインタフェースを介してゲイン設定制御部３３８に希望の明るさやゲインを指示する。この指示を受け付けたゲイン設定制御部３３８は、ユーザの希望に添うようにゲイン設定を制御する。このような構成に依れば、外部から信号量の大きさに関係なく、ゲインを制御することで画像の明るさを制御できるようになる。

なお、この場合のゲイン制御は、１フレーム（１画面）単位で行なうのが基本であるが、実際には、ユーザがフレームレート相当でゲイン設定を切り替えることは希であるから、通常のカメラにおける、ゲインアップもしくはゲインダウンの処理と同様に考えればよい。よって、この場合、ゲイン補正処理部３４５は不要と考えてよい。

このように、第５実施形態の構成に依れば、カラム領域部に配置される素子数を削減できる。そのため、チップ面積を小さくすることが可能であり、チップ面積の縮小化に大きな効果がある。また、画素信号検出部が画素信号増幅部２３０に与えるノイズの問題も生じない。

＜ノイズ解析＞
図２４〜図２６は、図１１〜図１４に示したスイッチドキャパシタ方式のノイズキャンセルアンプ（カラムアンプ：画素信号増幅部２３０）におけるノイズ解析を説明する図である。ここで、図２４は、画素ソースフォロワの熱雑音計算の等価回路におけるノイズ解析を示し、図２５は、カラムアンプから発生し得る雑音計算の等価回路におけるノイズ解析を示す。また、図２６は、実験結果を示す。

ノイズ解析に当たっては、カラムアンプだけでなく、前段の撮像部１１０のノイズや後段のカラム回路６３やカラムＡＤＣ回路２８０さらには出力アンプ１２９のノイズも考慮する必要がある。

たとえば、カラムアンプにおいて、高ゲインで増幅を行なえば、その後で重畳するランダムノイズ、たとえば出力アンプ１２９のノイズ、Ａ／Ｄ変換部６４の量子化ノイズを低減することができる。しかし、撮像部１１０のソースフォロワ、および、カラムアンプ自体が発生し得るノイズを十分小さくすることができなければ、トータルとしての顕著なノイズ低減の効果は期待できない。

撮像部１１０のソースフォロワ、カラムアンプおよびその後のカラム回路６３やカラムＡＤＣ回路２８０に対して熱雑音をノイズ源とした場合のアンプ出力におけるノイズを計算することとする。

単位画素１０３のソースフォロワ、スイッチドキャパシタカラムアンプ、およびカラム回路６３やカラムＡＤＣ回路２８０のサンプリング容量を含めた回路おけるノイズ成分は次の５つからなる。
１．画素ソースフォロワをノイズ源とし、カラムアンプでサンプリングされるノイズ（リセットサンプル時）
２．カラムアンプ内のソース接地増幅器をノイズ源とし、カラムアンプでサンプリングされるノイズ（リセットサンプル時）
３．画素ソースフォロワをノイズ源とし、カラム回路６３やカラムＡＤＣ回路２８０で、直接サンプリングされるノイズ（信号サンプル時）
４．カラムアンプ内のソース接地増幅器をノイズ源とし、カラム回路６３やカラムＡＤＣ回路２８０で直接サンプリングされるノイズ（信号サンプル時）
５．カラムアンプの帰還容量をリセットするスイッチがノイズ源となり、発生し得るノイズ

図２４および図２５の等価回路において、１，２の場合においてはアンプの入力までのノイズ電力に対する伝達関数を求め、そのノイズ電荷が出力に転送されるとして計算する。また、２，３の場合は、アンプ出力、すなわちカラム回路６３やカラムＡＤＣ回路２８０の入力までのノイズ電力に対する伝達関数を計算する。そして、帰還容量のリセットノイズはアンプの入力と出力間の相関項を考慮して計算する。

たとえば、画素ソースフォロワ（ＳＦ）の雑音についてみれば、ゲインＧ＝Ｃ１／Ｃ２を大きくすることで、画素ソースフォロワのノイズを低減できる。すなわち、図２４に示すように、アンプ前後にゲイン調整を行なうための容量Ｃ２を設定させ、この等価回路から、入力換算のノイズ電力（２乗平均）の近似式が図中に示す式（３）のように得られる。ここで、ゲインＧを大きくすると、ノイズ帯域制限効果を大きくできるからである。

また、カラムアンプから発生し得る雑音についてみれば、ゲインＧ＝Ｃ１／Ｃ２を大きくすることで、カラムアンプのノイズを低減できる。これは、図２５に示すように、入力換算のノイズ電力（２乗平均）は図中に示す式（４）で表されるが、ゲインＧを大きくすることで、ノイズ帯域制限効果を大きくできるとともに、ＣｉとＣ２の比によりノイズ源が増幅されるが、ゲインＧを大きくすることで、入力換算では小さく見せることができるからである。

このように、上記実施形態で示したようなカラムアンプにてゲイン調整を行なうことで、画素ソースフォロアおよびゲイン調整を行なうカラムアンプから発生し得る熱雑音は入力換算値として削減できることが分かる。

すなわち、カラムに画素信号を適応的に増幅する回路を組み込んでゲインを高くすることによって、入力換算ノイズを減少できる。ノイズ帯域が狭いカラム回路で高ゲインで増幅することは、撮像部１１０のソースフォロワが発生し得るノイズやカラムアンプ自体が生ずるノイズなどの、支配的なノイズ源で広帯域の出力アンプなどが発生し得るノイズを、入力換算で小さく見せることで、ノイズ低減効果が生じる。

図２６は、実際に、上記第１実施形態の構成にてイメージセンサを試作し評価した、ある１フレームにおけるある１ラインのランダムノイズの分布を示している。これは特定の１ラインに注目し固定パターンノイズ成分を計算し、この注目する１ラインの出力データから減算したものである。ランダムノイズσは１倍のゲイン設定では７８５μＶｒｍｓ、８倍のゲイン設定では２．１ｍＶｒｍｓであり入力換算で２６３μＶｒｍｓとなった。これは、本実施形態を適用しない場合のランダムノイズの数分の１以下に相当する。固定パターンノイズは図示を割愛するが、補正前で１．７ｍＶｒｍｓ、補正後で５０μＶｒｍｓとなり、各ノイズがＣＣＤ並の良好な特性が得られた。

このように、カラム領域部に、各画素信号の大きさを独立に検出し、この信号の大きさに対して独立にゲインを設定する機能を画素列ごとに設けることにより、ランダムノイズを、従来の数分の１以下に削減できる。固体撮像装置２（固体撮像素子１０）からの電圧振幅も大きく、結果としてダイナミックレンジを拡大できた。たとえば、１２（１４）ビットのＡ／Ｄ変換部６４にし、１倍〜８倍でゲイン設定を制御すれば、１５（１７）ビットの精度を出すことができた。簡単な回路構成、微細画素を用いて、画素ごとのＳ／Ｎ比を向上することや、ダイナミックレンジを拡大することができる。

以上説明したように、本実施形態に依れば、主に以下のような作用効果を得ることができる。
１）カラム方式でありながら、各画素の信号を最適なゲインに増幅して読み出すことができる。画素ごとに独立にゲイン設定することもできる。
２）小信号出力時の画素のＳ／Ｎ比を大幅に改善でき、高感度の固体撮像装置を得ることができる。
４）１２（１４）ビットのＡＤ変換と、カラム内部で、２のべき乗に従って、通常時に対して（１倍）３段階のゲイン設定（２，４，８倍）を行なうことで、１５（１７）ビット以上の広ダイナミックレンジを得ることができる。
５）ＡＥ、フリッカ補正、γ補正、シェーディング補正、カラーバランスなどの処理をデジタル領域で行なった場合でも、Ｓ／Ｎ比の劣化を招くことがなく、容易に高画質な画像を得ることができる。

なお、以上の説明は、本発明を単体のＣＭＯＳイメージセンサに適用した場合の構成について説明したが、本発明は、上述のような固体撮像装置を搭載したカメラ装置、携帯端末、パソコンなどの、撮像手段を備えた各種電子機器に適用することにより、これら機器の撮像部の高機能化などに貢献できる。

また、本発明は、他の構造の高感度ＣＭＯＳイメージセンサや、ＣＣＤと組み合せたＣＣＤ−ＣＭＯＳ混載センサにも適用することができる。

さらに、その他の具体的構成についても本発明の主旨を逸脱しない範囲で種々の変形が可能である。

１…デジタルスチルカメラ、２…固体撮像装置、１０…固体撮像素子、４０…タイミング信号生成部、４２…走査部、４２Ｈ…水平走査部、４２Ｖ…垂直走査部、４６…制御信号生成部、６１…プリアンプ部、６２…カラム処理部、６３…カラム回路、６４…Ａ／Ｄ変換部、１０３…単位画素、１１０…撮像部、１１５…垂直制御線、１２９…出力アンプ、１５８…垂直信号線、１７２…負荷トランジスタ部、１７４…負荷制御部、２００…画素信号制御部、２１０…画素信号検出部、２１３…画素信号レベル検出部、２２４…分類信号生成部、２３０…画素信号増幅部、２３５…増幅回路、２４５…ゲイン設定部、２８０…カラムＡＤＣ回路、３１０…信号拡張部、３１１…ノイズ抑制処理部、３１５…ゲイン補正処理部、３３０…信号処理部、３３３…画素信号レベル検出部、３３４…分類信号生成部、３３８…ゲイン設定制御部

Claims (1)

1. 入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部に生成された前記信号電荷に対応する単位信号を生成する単位信号生成部とを単位構成要素内に含み、当該単位構成要素が水平行および垂直列に２次元マトリクス状に配された信号取得部と、前記垂直列ごとに設けられた、前記単位信号を前記水平行ごとに読み出して所定のゲインで増幅して順次出力するカラム処理部とを備えた半導体装置の制御するに当たり、
   前記垂直列ごとに設けられた前記カラム処理部は、前記単位構成要素から読み出された単位信号を、設定されたゲインで増幅する増幅回路を含んでおり、
   前記増幅回路から出力される単位信号の大きさを検出して、その結果に基づいて前記増幅回路から出力される単位信号が飽和しているか否かを判定し、飽和しないように前記増幅回路に設定すべきゲインを決定し、この決定したゲインで前記増幅回路を動作させるゲイン決定制御処理を行なうとともに、前記増幅回路から出力されたアナログの単位信号をデジタル値に変換する
   半導体装置の制御方法。

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