JP2002534005A - ピクセル・レベルでのゲイン制御を備えたｃｍｏｓイメージ・センサ - Google Patents
ピクセル・レベルでのゲイン制御を備えたｃｍｏｓイメージ・センサInfo
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/767—Horizontal readout lines, multiplexers or registers
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- Transforming Light Signals Into Electric Signals (AREA)
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Abstract
(57)【要約】
本発明によるイメージ・センサ及びイメージ感知方法では、それぞれのピクセルにおいて可変増幅器を備えることにより、センサのダイナミック・レンジを拡張している。イメージ・センサ・コア（５００）は、複数のピクセル・センサ（５１０）を備えている。それぞれのピクセル・センサは、好ましくは、光感知性要素（３１０）と、可変増幅器（３１２）と、アナログ・デジタル・コンバータ（ＡＤＣ）（３１４）とを含む。ＡＤＣ（３１４）は、ラッチ／シフト・レジスタ（５１４）に結合されたコンパレータ（５１２）を含む。コンパレータ（５１２）は、可変増幅器（３１２）の出力とランプ信号とを受け取り、ランプ信号が増幅器（３１２）の出力を超えると出力を生じる。ラッチ／シフト・レジスタ（５１４）は、コンパレータ（５１２）によってトリガされると、ランプ信号に対応するカウント信号をラッチする。動作においては、光感知性要素（３１０）は、第１の積分周期の間光に露出される。可変増幅器（３１２）は、可能な最大の量まで結果として生じる光電荷を増幅する。ＡＤＣ（３１４）は、光電流をデジタル信号に変換し、最上位の５ビットをメモリ（５１４）にラッチする。この５ビットは、可変増幅器（３１２）にパラレルに与えられて、増幅レベルを設定する。次に、光感知性要素（３１０）は、第２の積分周期の間光に露出され、結果として得られる光電荷が先に設定された増幅レベルで増幅される。増幅器（３１２）の出力は、ＡＤＣ（３１４）によってデジタル化され、ラッチ／シフト・レジスタ（５１４）がこの結果である１２ビットを記憶する。増幅レベルを選択する５ビットとこの１２ビットとにより、イメージ・センサは、１７ビットのダイナミック・レンジを有することになる。
Description
【０００１】
本発明は、広くは、光学イメージを電気信号に変換するイメージ・センサに関
し、更に詳しくは、ピクセル・レベルの信号増幅とアナログ・デジタル変換とを
有するイメージ・センサに関する。
し、更に詳しくは、ピクセル・レベルの信号増幅とアナログ・デジタル変換とを
有するイメージ・センサに関する。
【０００２】
イメージ・センサは、そのセンサ自体の上に合焦している光学イメージを電気
信号に変換するのに用いられる。イメージ・センサは、光検出要素のアレイを含
んでいるのが典型的であり、それぞれの要素は、イメージがアレイ上で合焦して
いるときに、当該要素に衝突する光の強度に対応する信号を生じる。そして、こ
れらの信号は、例えば、モニタ上に対応するイメージを表示するのに用いられた
り、そうでない場合には、光学イメージに関する情報を提供するのに用いられる
。
信号に変換するのに用いられる。イメージ・センサは、光検出要素のアレイを含
んでいるのが典型的であり、それぞれの要素は、イメージがアレイ上で合焦して
いるときに、当該要素に衝突する光の強度に対応する信号を生じる。そして、こ
れらの信号は、例えば、モニタ上に対応するイメージを表示するのに用いられた
り、そうでない場合には、光学イメージに関する情報を提供するのに用いられる
。
【０００３】 イメージ・センサの目標の１つとして、可能な限り最大のダイナミック・レン
ジを提供することがある。ダイナミック・レンジは、一般に、イメージ・センサ
が検出することができる光の強度の最小値に対する最大値の比率を特定する。ダ
イナミック・レンジは、デシベル（ｄＢ）で表現されるのが典型的であるが、イ
メージ・センサから得ることができる精度のビット数として特定することも可能
である。その場合に、このビット数によって表される最低及び最高のバイナリ値
は、それぞれが、検出可能な最も暗い及び最も明るい光を示しており、中間にあ
る値は、それらの間の段階（グラデーション）に対応する。広いダイナミック・
レンジを有するイメージ・センサは、例えば、飽和又はそれ以外の感知に関する
欠陥を被ることなく、広い範囲で変動する光条件を有するシーンを正確にイメー
ジ化することができる。
ジを提供することがある。ダイナミック・レンジは、一般に、イメージ・センサ
が検出することができる光の強度の最小値に対する最大値の比率を特定する。ダ
イナミック・レンジは、デシベル（ｄＢ）で表現されるのが典型的であるが、イ
メージ・センサから得ることができる精度のビット数として特定することも可能
である。その場合に、このビット数によって表される最低及び最高のバイナリ値
は、それぞれが、検出可能な最も暗い及び最も明るい光を示しており、中間にあ
る値は、それらの間の段階（グラデーション）に対応する。広いダイナミック・
レンジを有するイメージ・センサは、例えば、飽和又はそれ以外の感知に関する
欠陥を被ることなく、広い範囲で変動する光条件を有するシーンを正確にイメー
ジ化することができる。
【０００４】 非常に一般的なタイプのイメージ・センサの１つに、電荷結合素子（ＣＣＤ）
がある。ＣＣＤは、典型的には、ソリッドステート表面上において密接な間隔を
有する金属酸化膜半導体（ＭＯＳ）キャパシタとフォトダイオードとによるアレ
イである。それぞれのフォトダイオードは、フォトサイトと称され、入射する光
の強度に応答して電荷を通過させる。
がある。ＣＣＤは、典型的には、ソリッドステート表面上において密接な間隔を
有する金属酸化膜半導体（ＭＯＳ）キャパシタとフォトダイオードとによるアレ
イである。それぞれのフォトダイオードは、フォトサイトと称され、入射する光
の強度に応答して電荷を通過させる。
【０００５】 例えば、図１は、従来技術によるＣＣＤイメージ・センサ１００を図解するブ
ロック図である。この図では、イメージ・センサ１１０の２次元的なアレイが示
されている。センサ１１２がその例である。センサの垂直方向のアレイ（アレイ
１１３がその例）は、それぞれが、垂直方向のＣＣＤシフト・レジスタ（シフト
・レジスタ１１４がその例）の入力に結合されている。それぞれの垂直方向のＣ
ＣＤシフト・レジスタ１１４の出力は、水平方向のＣＣＤシフト・レジスタ１１
６の入力に結合されている。水平方向のＣＣＤシフト・レジスタ１１６の出力は
増幅器１１８に結合され、この増幅器１１８の出力はアナログ・デジタル（Ａ／
Ｄ）コンバータ１２０の入力に結合されている。
ロック図である。この図では、イメージ・センサ１１０の２次元的なアレイが示
されている。センサ１１２がその例である。センサの垂直方向のアレイ（アレイ
１１３がその例）は、それぞれが、垂直方向のＣＣＤシフト・レジスタ（シフト
・レジスタ１１４がその例）の入力に結合されている。それぞれの垂直方向のＣ
ＣＤシフト・レジスタ１１４の出力は、水平方向のＣＣＤシフト・レジスタ１１
６の入力に結合されている。水平方向のＣＣＤシフト・レジスタ１１６の出力は
増幅器１１８に結合され、この増幅器１１８の出力はアナログ・デジタル（Ａ／
Ｄ）コンバータ１２０の入力に結合されている。
【０００６】 用いられる際には、垂直方向のアレイ１１３におけるイメージ・センサ１１２
の電荷は、対応する垂直方向のＣＣＤシフト・レジスタ１１４の中にパラレルに
シフトされる。そして、垂直方向のＣＣＤシフト・レジスタ１１４それぞれから
の電荷パケットは、水平方向のＣＣＤシフト・レジスタ１１６の中にシフトされ
る。水平方向のＣＣＤシフト・レジスタ１１６における電荷パケットは、一度に
１だけシフトされ、増幅器１１８によって電荷から電圧に変換され、Ａ／Ｄコン
バータ１２０によって一連のデジタル・ビットに変換される。
の電荷は、対応する垂直方向のＣＣＤシフト・レジスタ１１４の中にパラレルに
シフトされる。そして、垂直方向のＣＣＤシフト・レジスタ１１４それぞれから
の電荷パケットは、水平方向のＣＣＤシフト・レジスタ１１６の中にシフトされ
る。水平方向のＣＣＤシフト・レジスタ１１６における電荷パケットは、一度に
１だけシフトされ、増幅器１１８によって電荷から電圧に変換され、Ａ／Ｄコン
バータ１２０によって一連のデジタル・ビットに変換される。
【０００７】 ＣＣＤベースのイメージ・センサのダイナミック・レンジは、８−１４ビット
の範囲にあるのが典型的である。ピクセル信号経路とオフチップのＡ／Ｄコンバ
ータ１２０とを共有しているために、ＣＣＤベースのイメージ・センサのダイナ
ミック・レンジは、これ以上の拡張が困難である。更に、イメージ信号は、アナ
ログ信号経路が長いことに起因する雑音やひずみを受ける。また、ＣＣＤ技術は
比較的小さなマーケットであるため、大量生産のコスト削減から利益を受けると
いうことは必ずしもいえない。
の範囲にあるのが典型的である。ピクセル信号経路とオフチップのＡ／Ｄコンバ
ータ１２０とを共有しているために、ＣＣＤベースのイメージ・センサのダイナ
ミック・レンジは、これ以上の拡張が困難である。更に、イメージ信号は、アナ
ログ信号経路が長いことに起因する雑音やひずみを受ける。また、ＣＣＤ技術は
比較的小さなマーケットであるため、大量生産のコスト削減から利益を受けると
いうことは必ずしもいえない。
【０００８】 上述したＣＣＤベースのイメージ検出器に付随する問題点に部分的に対応する
目的で、最近、相補型金属酸化膜半導体（ＣＭＯＳ）ベースのイメージングに対
して再び関心が向けられている。ＣＭＯＳタイプのイメージ・センサでは、光検
出器又はフォトトランジスタ（又は、それ以外の適切なデバイス）が光検出器要
素として用いられ、その場合に、この要素の導電性が当該要素に衝突する光の強
度に対応している。従って、光検出要素によって発生する可変信号は、ピクセル
に衝突する光の量に（一定の範囲内で）ほぼ比例する大きさを有するアナログ信
号である。ＣＭＯＳイメージ・センサは集積回路として形成され、ＣＣＤよりも
はるかに安価であるのが一般的である。
目的で、最近、相補型金属酸化膜半導体（ＣＭＯＳ）ベースのイメージングに対
して再び関心が向けられている。ＣＭＯＳタイプのイメージ・センサでは、光検
出器又はフォトトランジスタ（又は、それ以外の適切なデバイス）が光検出器要
素として用いられ、その場合に、この要素の導電性が当該要素に衝突する光の強
度に対応している。従って、光検出要素によって発生する可変信号は、ピクセル
に衝突する光の量に（一定の範囲内で）ほぼ比例する大きさを有するアナログ信
号である。ＣＭＯＳイメージ・センサは集積回路として形成され、ＣＣＤよりも
はるかに安価であるのが一般的である。
【０００９】 図２は、従来技術によるＣＭＯＳイメージ・センサ２００を図解するブロック
図である。この図では、ピクセル・イメージ・センサ２１０の２次元的なアレイ
が示されており、センサ２１２がその例である。イメージ・センサ２１２は、そ
れぞれが、固定ゲインの増幅器の入力に結合されている。このような増幅器の例
は増幅器２１４である。固定ゲインの増幅器２１４は最小限の増幅を提供し、基
本的にバッファとして機能する。固定ゲインの増幅器２１４の出力は、スイッチ
２１６などのスイッチを介して送られ、アナログ・マルチプレクサ（ＭＵＸ）２
１８に入力される。アレイ２２１などのそれぞれの垂直方向のアレイにおけるス
イッチの出力は、ＭＵＸ２１８の同じ入力ラインに結合され、ロー・デコーダ２
１７は、アレイ２１９などのスイッチのそれぞれの水平方向のアレイに結合され
ている。ＭＵＸ２１８への選択された入力は、出力増幅器２２０に送られる。出
力増幅器２２０の出力は、Ａ／Ｄコンバータ２２２に送られる。
図である。この図では、ピクセル・イメージ・センサ２１０の２次元的なアレイ
が示されており、センサ２１２がその例である。イメージ・センサ２１２は、そ
れぞれが、固定ゲインの増幅器の入力に結合されている。このような増幅器の例
は増幅器２１４である。固定ゲインの増幅器２１４は最小限の増幅を提供し、基
本的にバッファとして機能する。固定ゲインの増幅器２１４の出力は、スイッチ
２１６などのスイッチを介して送られ、アナログ・マルチプレクサ（ＭＵＸ）２
１８に入力される。アレイ２２１などのそれぞれの垂直方向のアレイにおけるス
イッチの出力は、ＭＵＸ２１８の同じ入力ラインに結合され、ロー・デコーダ２
１７は、アレイ２１９などのスイッチのそれぞれの水平方向のアレイに結合され
ている。ＭＵＸ２１８への選択された入力は、出力増幅器２２０に送られる。出
力増幅器２２０の出力は、Ａ／Ｄコンバータ２２２に送られる。
【００１０】 用いられるときには、ロー・デコーダ２１７の出力は、スイッチ２１６の水平
方向のアレイ２１９を選択的にイネーブルし、それによって、アレイ２１９にお
ける固定ゲインの増幅器２１４の出力電圧がアナログＭＵＸ２１８の入力に送ら
れる。ＭＵＸ２１８は、入力電圧を出力増幅器２２０とＡ／Ｄコンバータ２２２
とに選択的に与える。
方向のアレイ２１９を選択的にイネーブルし、それによって、アレイ２１９にお
ける固定ゲインの増幅器２１４の出力電圧がアナログＭＵＸ２１８の入力に送ら
れる。ＭＵＸ２１８は、入力電圧を出力増幅器２２０とＡ／Ｄコンバータ２２２
とに選択的に与える。
【００１１】
しかし、大型のピクセル・アレイでは、それぞれの光検出要素によって発生さ
れたアナログ信号は、寄生容量及び抵抗によって生じるような様々な程度の寄生
効果を受ける。これらの寄生効果は、制御が困難であり、結果的に、イメージ情
報の信号対雑音比（Ｓ／Ｎ比）を劣化させる。更に、ＣＭＯＳベースのイメージ
・センサは、ＣＣＤベースのセンサよりもダイナミック・レンジが小さいのが典
型的である。
れたアナログ信号は、寄生容量及び抵抗によって生じるような様々な程度の寄生
効果を受ける。これらの寄生効果は、制御が困難であり、結果的に、イメージ情
報の信号対雑音比（Ｓ／Ｎ比）を劣化させる。更に、ＣＭＯＳベースのイメージ
・センサは、ＣＣＤベースのセンサよりもダイナミック・レンジが小さいのが典
型的である。
【００１２】 この目的のために、本発明の発明者による米国特許第５，４６１，４２５号（
４２５特許）に開示されているようなＣＭＯＳイメージ・センサが開発されてい
る。なお、この米国特許は、この出願において援用する。４２５特許におけるＣ
ＭＯＳイメージ・センサは、図２に示されているイメージ・センサに類似してい
るが、４２５特許のイメージ・センサは各ピクセルごとにＡ／Ｄコンバータを有
していることにより他のＣＭＯＳイメージ・センサの設計におけるアナログ寄生
効果を緩和している点が異なっている。
４２５特許）に開示されているようなＣＭＯＳイメージ・センサが開発されてい
る。なお、この米国特許は、この出願において援用する。４２５特許におけるＣ
ＭＯＳイメージ・センサは、図２に示されているイメージ・センサに類似してい
るが、４２５特許のイメージ・センサは各ピクセルごとにＡ／Ｄコンバータを有
していることにより他のＣＭＯＳイメージ・センサの設計におけるアナログ寄生
効果を緩和している点が異なっている。
【００１３】 しかし、４２５特許におけるＣＭＯＳイメージ・センサであっても、僅かに８
ビットのダイナミック・レンジしか得られない。従って、既存のイメージ・セン
サよりも大きなダイナミック・レンジを提供するようなＣＭＯＳベースのイメー
ジ・センサに対する必要性がこの技術分野に存在している。
ビットのダイナミック・レンジしか得られない。従って、既存のイメージ・セン
サよりも大きなダイナミック・レンジを提供するようなＣＭＯＳベースのイメー
ジ・センサに対する必要性がこの技術分野に存在している。
【００１４】
以上で述べた必要性は、各ピクセルにおいて可変増幅器を設けているイメージ
・センサ及びイメージ感知方法によって充足される。ピクセルからの信号を個別
的かつ可変的に増幅することにより、本発明の１つの実施例では、１７ビットの
ダイナミック・レンジが与えられる。
・センサ及びイメージ感知方法によって充足される。ピクセルからの信号を個別
的かつ可変的に増幅することにより、本発明の１つの実施例では、１７ビットの
ダイナミック・レンジが与えられる。
【００１５】 本発明の好適実施例は、相補型金属酸化物半導体（ＣＭＯＳ）プロセスを用い
て製造されるコンピュータ・チップのイメージ・センサ・コア（５００）を備え
ている。イメージ・センサ・コアは、イメージ感知要素（５１０）のアレイを備
えている。それぞれの要素は、光子検出器（photon detector）（３１０）と、
可変増幅器（３１２）と、アナログ・デジタル（Ａ／Ｄ）コンバータ（３１４）
とを含む。光子検出器は、光検出器（photodetector）とも称される。
て製造されるコンピュータ・チップのイメージ・センサ・コア（５００）を備え
ている。イメージ・センサ・コアは、イメージ感知要素（５１０）のアレイを備
えている。それぞれの要素は、光子検出器（photon detector）（３１０）と、
可変増幅器（３１２）と、アナログ・デジタル（Ａ／Ｄ）コンバータ（３１４）
とを含む。光子検出器は、光検出器（photodetector）とも称される。
【００１６】 光子検出器（３１０）は、フォトダイオードなどの光感知性の要素であり、こ
の検出器（３１０）に衝突する光に応答して光電荷を発生する。光電荷は、可変
増幅器（３１２）によって増幅される。本発明のある実施例では、可変増幅器（
３１２）によって提供される増幅の量は、５ビットの制御信号によって、最大で
３２の増幅レベルの中から制御可能な態様で選択される。
の検出器（３１０）に衝突する光に応答して光電荷を発生する。光電荷は、可変
増幅器（３１２）によって増幅される。本発明のある実施例では、可変増幅器（
３１２）によって提供される増幅の量は、５ビットの制御信号によって、最大で
３２の増幅レベルの中から制御可能な態様で選択される。
【００１７】 増幅器（３１２）によって出力される電圧はＡ／Ｄコンバータ（３１４）に提
供され、このＡ／Ｄコンバータは光電流を記述するデジタル値を発生する。本発
明のある実施例では、Ａ／Ｄコンバータ（３１４）は１２ビットの値を発生し、
この値はメモリに記憶される。これら５ビットの増幅レベルと１２ビットの値と
の両方が、１７ビットのダイナミック・レンジで、検出器（３１０）に衝突する
光を記述している。
供され、このＡ／Ｄコンバータは光電流を記述するデジタル値を発生する。本発
明のある実施例では、Ａ／Ｄコンバータ（３１４）は１２ビットの値を発生し、
この値はメモリに記憶される。これら５ビットの増幅レベルと１２ビットの値と
の両方が、１７ビットのダイナミック・レンジで、検出器（３１０）に衝突する
光を記述している。
【００１８】 Ａ／Ｄコンバータ（３１４）は、好ましくは、１７ビットのラッチ／シフト・
レジスタ（５１４）に結合されたコンパレータ（５１２）を備えている。コンパ
レータ（５１２）は、可変増幅器（３１２）の出力と単調ランプ信号とを受け取
り、ラッチ／シフト・レジスタ（５１４）に結合された出力を有する。ラッチ／
シフト・レジスタ（５１４）は、ランプ信号に同期した１２ビットのカウント信
号を受け取り、シフト・レジスタ（５１４）の最上位の５ビットを可変増幅器（
３１２）に結合するパラレル出力と、１７ビットすべてがこれを介してシフトさ
れるシリアル出力とを有する。コンパレータ（５１２）は、ランプ信号が可変増
幅器（３１２）の出力を超えたと判断すると、ラッチ／シフト・レジスタ（５１
４）をトリガして、カウント信号をラッチさせる。カウント信号は、シフト・レ
ジスタ（５１４）の最上位の５ビット又は最下位の１２ビットのいずれかに制御
可能な態様でラッチされる。シフト・レジスタ（５１４）の中にラッチされた最
上位の５ビットは、可変増幅器（３１２）に対する制御信号を形成する。
レジスタ（５１４）に結合されたコンパレータ（５１２）を備えている。コンパ
レータ（５１２）は、可変増幅器（３１２）の出力と単調ランプ信号とを受け取
り、ラッチ／シフト・レジスタ（５１４）に結合された出力を有する。ラッチ／
シフト・レジスタ（５１４）は、ランプ信号に同期した１２ビットのカウント信
号を受け取り、シフト・レジスタ（５１４）の最上位の５ビットを可変増幅器（
３１２）に結合するパラレル出力と、１７ビットすべてがこれを介してシフトさ
れるシリアル出力とを有する。コンパレータ（５１２）は、ランプ信号が可変増
幅器（３１２）の出力を超えたと判断すると、ラッチ／シフト・レジスタ（５１
４）をトリガして、カウント信号をラッチさせる。カウント信号は、シフト・レ
ジスタ（５１４）の最上位の５ビット又は最下位の１２ビットのいずれかに制御
可能な態様でラッチされる。シフト・レジスタ（５１４）の中にラッチされた最
上位の５ビットは、可変増幅器（３１２）に対する制御信号を形成する。
【００１９】 本発明は、好ましくは、２つのフェーズを有する方法を用いて、１７ビットの
ダイナミック・レンジを与える。第１のフェーズの間には、光感知性要素（３１
０）が第１の統合周期の間、光に露出される。本発明の好適実施例では、第１の
積分周期は、通常の積分周期の３２分の１である。可変増幅器（３１２）は、最
大の増幅設定で、結果として生じる光電荷を増幅する。次に、増幅された光電流
は、Ａ／Ｄコンバータ（３１４）によってアナログからデジタルに変換される。
この変換の間に、ランプ信号は通常の３２倍の速度で増加し、カウント信号の最
上位の５ビットは、１７ビットのラッチ／シフト・レジスタ（５１４）の最上位
の５ビットにラッチされる。
ダイナミック・レンジを与える。第１のフェーズの間には、光感知性要素（３１
０）が第１の統合周期の間、光に露出される。本発明の好適実施例では、第１の
積分周期は、通常の積分周期の３２分の１である。可変増幅器（３１２）は、最
大の増幅設定で、結果として生じる光電荷を増幅する。次に、増幅された光電流
は、Ａ／Ｄコンバータ（３１４）によってアナログからデジタルに変換される。
この変換の間に、ランプ信号は通常の３２倍の速度で増加し、カウント信号の最
上位の５ビットは、１７ビットのラッチ／シフト・レジスタ（５１４）の最上位
の５ビットにラッチされる。
【００２０】 第２のフェーズの間には、光感知性要素（３１０）が通常の積分周期の間、光
に露出される。次に、可変増幅器（３１２）が、ラッチ／シフト・レジスタ（５
１４）にラッチされた５ビットから決定される量だけ、結果として生じる光電荷
を増幅する。結果として生じる光電流はＡ／Ｄコンバータ（３１４）に送られ、
対応する１２ビットのカウント信号がラッチ／シフト・レジスタ（５１４）の最
下位の１２ビットにラッチされる。
に露出される。次に、可変増幅器（３１２）が、ラッチ／シフト・レジスタ（５
１４）にラッチされた５ビットから決定される量だけ、結果として生じる光電荷
を増幅する。結果として生じる光電流はＡ／Ｄコンバータ（３１４）に送られ、
対応する１２ビットのカウント信号がラッチ／シフト・レジスタ（５１４）の最
下位の１２ビットにラッチされる。
【００２１】 第２のフェーズの最後において、ラッチ／シフト・レジスタ（５１４）の１７
ビットのコンテンツ全体が、シリアルにシフト・アウトされうる。最上位の５ビ
ットは指数（exponent）を記述し、最下位の１２ビットは積分周期の間にセンサ
要素に衝突する光の強度に対応するデジタル値の仮数（mantissa）を記述する。
従って、本発明によるイメージ・センサのダイナミック・レンジは、１７ビット
の精度を有している。
ビットのコンテンツ全体が、シリアルにシフト・アウトされうる。最上位の５ビ
ットは指数（exponent）を記述し、最下位の１２ビットは積分周期の間にセンサ
要素に衝突する光の強度に対応するデジタル値の仮数（mantissa）を記述する。
従って、本発明によるイメージ・センサのダイナミック・レンジは、１７ビット
の精度を有している。
【００２２】
図３は、本発明の好適実施例による相補型金属酸化膜半導体（ＣＭＯＳ）ベー
スのイメージ・センサ３００の１つのピクセルを図解するブロック図である。こ
の図３には、可変増幅器３１２に結合された光子検出器３１０が図解されている
。しかし、適切な調節がセンサに対して行われるのであれば、任意のＣＭＯＳベ
ースの光感知性要素で代替することが可能である。この技術分野において広く知
られているように、フォトダイオードを流れる光電流は、フォトダイオードのＰ
Ｎ接合上に入射する光エネルギの量に比例する。
スのイメージ・センサ３００の１つのピクセルを図解するブロック図である。こ
の図３には、可変増幅器３１２に結合された光子検出器３１０が図解されている
。しかし、適切な調節がセンサに対して行われるのであれば、任意のＣＭＯＳベ
ースの光感知性要素で代替することが可能である。この技術分野において広く知
られているように、フォトダイオードを流れる光電流は、フォトダイオードのＰ
Ｎ接合上に入射する光エネルギの量に比例する。
【００２３】 光電流は、可変増幅器３１２に入力される。好ましくは、増幅器３１２は、相
互抵抗（transresistance）増幅器であり、デジタル的にプログラム可能なフィ
ードバック容量を有している。増幅器３１２のゲインは、好ましくは２のベキ乗
（powers of two）で段階的に変化し、好ましくはゲインの指数を表す５ビット
の入力を受け取る。増幅器３１２の出力は、Ａ／Ｄコンバータ３１４に送られる
。
互抵抗（transresistance）増幅器であり、デジタル的にプログラム可能なフィ
ードバック容量を有している。増幅器３１２のゲインは、好ましくは２のベキ乗
（powers of two）で段階的に変化し、好ましくはゲインの指数を表す５ビット
の入力を受け取る。増幅器３１２の出力は、Ａ／Ｄコンバータ３１４に送られる
。
【００２４】 Ａ／Ｄコンバータ３１４は、増幅器３１２から受け取ったアナログ電圧を代表
的なデジタル値に変換するが、好ましくは、１２ビットの単一の勾配レベルを有
するコンバータである。Ａ／Ｄコンバータ３１４は、好ましくは、サンプル・ホ
ールド回路と、自動零化（auto zeroed）コンパレータと、グレイ・バイナリ・
コード・コンバータ回路とを含む。Ａ／Ｄコンバータ３１４の動作については、
以下でより詳細に説明する。
的なデジタル値に変換するが、好ましくは、１２ビットの単一の勾配レベルを有
するコンバータである。Ａ／Ｄコンバータ３１４は、好ましくは、サンプル・ホ
ールド回路と、自動零化（auto zeroed）コンパレータと、グレイ・バイナリ・
コード・コンバータ回路とを含む。Ａ／Ｄコンバータ３１４の動作については、
以下でより詳細に説明する。
【００２５】 Ａ／Ｄコンバータ３１４の出力の最上位の５ビットは、好ましくは、１７ビッ
トのシフト・レジスタ３１６の５ビット３１５Ａに結合される。シフト・レジス
タ３１６の５ビット３１６Ａは、可変増幅器３１２にパラレルに結合される。既
に述べたように、可変増幅器３１２は、この５ビットの値を用いてゲイン設定（
gain setting）を決定する。更に、Ａ／Ｄコンバータ３１４の出力の１２ビット
は、すべてが、シフト・レジスタ３１６の残りの１２ビット３１６Ｂに結合され
る。２つの制御信号ＸＦＥＲ１及びＸＦＥＲ２が、それぞれ、データはシフト・
レジスタ３１６の５ビット３１６Ａの部分にロードされるのか１２ビット３１６
Ｂの部分にロードされるのかを制御する。シフト・レジスタ３１６は、１ビット
の出力を有しており、この出力を介して１７ビットのデータすべてをシリアルに
シフトすることができる。本発明の好適実施例では５ビットの部分と１２ビット
の部分とを有する１７ビットのシフト・レジスタが用いられているが、本発明の
別の実施例では任意の実際的なビット数を記憶するメモリを用いることができる
ことに注意することが重要である。従って、ゲイン設定と光強度の値とを表すの
にこれよりも大きな又は小さなビット数を用いる実施例であっても、本発明の範
囲に属することは明らかである。更に、シフト・レジスタ３１６の中での２つの
データ部分の相対的な位置も変動しうる。
トのシフト・レジスタ３１６の５ビット３１５Ａに結合される。シフト・レジス
タ３１６の５ビット３１６Ａは、可変増幅器３１２にパラレルに結合される。既
に述べたように、可変増幅器３１２は、この５ビットの値を用いてゲイン設定（
gain setting）を決定する。更に、Ａ／Ｄコンバータ３１４の出力の１２ビット
は、すべてが、シフト・レジスタ３１６の残りの１２ビット３１６Ｂに結合され
る。２つの制御信号ＸＦＥＲ１及びＸＦＥＲ２が、それぞれ、データはシフト・
レジスタ３１６の５ビット３１６Ａの部分にロードされるのか１２ビット３１６
Ｂの部分にロードされるのかを制御する。シフト・レジスタ３１６は、１ビット
の出力を有しており、この出力を介して１７ビットのデータすべてをシリアルに
シフトすることができる。本発明の好適実施例では５ビットの部分と１２ビット
の部分とを有する１７ビットのシフト・レジスタが用いられているが、本発明の
別の実施例では任意の実際的なビット数を記憶するメモリを用いることができる
ことに注意することが重要である。従って、ゲイン設定と光強度の値とを表すの
にこれよりも大きな又は小さなビット数を用いる実施例であっても、本発明の範
囲に属することは明らかである。更に、シフト・レジスタ３１６の中での２つの
データ部分の相対的な位置も変動しうる。
【００２６】 図３のイメージ・センサの動作は、２つのシーケンシャルなフェーズとして説
明することができる。第１のフェーズは、ピクセルに対する適切なゲインを決定
する。第２のフェーズは、ピクセルの出力電圧を決定する。ゲインと出力電圧と
は、科学的な概念を用いて合成され、そのピクセルに衝突する光の強度を記述す
る１つのバイナリ値が得られる。ここで、ゲイン設定が指数（exponent）であり
、出力電圧が仮数（mantissa）である。
明することができる。第１のフェーズは、ピクセルに対する適切なゲインを決定
する。第２のフェーズは、ピクセルの出力電圧を決定する。ゲインと出力電圧と
は、科学的な概念を用いて合成され、そのピクセルに衝突する光の強度を記述す
る１つのバイナリ値が得られる。ここで、ゲイン設定が指数（exponent）であり
、出力電圧が仮数（mantissa）である。
【００２７】 ピクセルに対するゲイン設定は、増幅器３１２を最大のゲイン設定に設定しピ
クセルを短縮された積分周期の間一定量の光に露出することによって、測定され
る。増幅器３１２は当初は最大ゲインが２5＝３２というゲイン設定に設定され
ているので、短縮された積分周期は、通常の積分周期である４．７ｍｓの３２分
の１であることが好ましい。別の実施例では、当初のゲイン設定及び積分周期に
関して、別の値を用いることもできる。
クセルを短縮された積分周期の間一定量の光に露出することによって、測定され
る。増幅器３１２は当初は最大ゲインが２5＝３２というゲイン設定に設定され
ているので、短縮された積分周期は、通常の積分周期である４．７ｍｓの３２分
の１であることが好ましい。別の実施例では、当初のゲイン設定及び積分周期に
関して、別の値を用いることもできる。
【００２８】 結果として生じる光電流は、Ａ／Ｄコンバータ３１４に送られる。Ａ／Ｄコン
バータ３１４は光電荷に対して１２ビットのＡ／Ｄ変換を実行し、その結果の最
上位の５ビットは増幅器３１２に結合されたシフト・レジスタ３１６の５ビット
３１６Ａに記憶され、それによって、第２のフェーズに対する可変増幅器３１２
のゲインが設定される。
バータ３１４は光電荷に対して１２ビットのＡ／Ｄ変換を実行し、その結果の最
上位の５ビットは増幅器３１２に結合されたシフト・レジスタ３１６の５ビット
３１６Ａに記憶され、それによって、第２のフェーズに対する可変増幅器３１２
のゲインが設定される。
【００２９】 第２のフェーズの最初では、ピクセルにおける出力電圧を決定するために、通
常の積分周期を用いて、光電荷が可変増幅器３１２の上で積分される。積分周期
の最後において、増幅器３１２からの出力電圧が、Ａ／Ｄコンバータ３１４によ
って提供される１２ビットの分解能を用いてアナログ信号からデジタル信号に変
換される。１２ビットの出力は、シフト・レジスタ３１６の１２ビット部分に送
られる。第２のフェーズの最後では、１７ビットのピクセル・データをシフト・
レジスタ３１６からシリアルに読み出すことができる。５ビットのデータがピク
セル・ゲイン（指数）を特定し、１２ビットのデータがピクセルの出力電圧（化
数）を特定する。
常の積分周期を用いて、光電荷が可変増幅器３１２の上で積分される。積分周期
の最後において、増幅器３１２からの出力電圧が、Ａ／Ｄコンバータ３１４によ
って提供される１２ビットの分解能を用いてアナログ信号からデジタル信号に変
換される。１２ビットの出力は、シフト・レジスタ３１６の１２ビット部分に送
られる。第２のフェーズの最後では、１７ビットのピクセル・データをシフト・
レジスタ３１６からシリアルに読み出すことができる。５ビットのデータがピク
セル・ゲイン（指数）を特定し、１２ビットのデータがピクセルの出力電圧（化
数）を特定する。
【００３０】 図４は、本発明によるイメージ・センサ４００の別の実施例を図解している。
この実施例では、光子検出器４１０Ａ−Ｃと可変増幅器４１２Ａ１−Ｃとで構成
される複数の対がマルチプレクサ（ＭＵＸ）４１４に結合されている。ＭＵＸ４
１３は、どの増幅器４１２の出力がＡ／Ｄコンバータ４１４に与えられるべきか
を選択する。同様に、デマルチプレクサ（ＤＭＵＸ）４１８は、どの可変増幅器
４１２がシフト・レジスタ４１６に保持されている５ビットのゲイン設定データ
を受け取るべきかを選択する。この実施例では、Ａ／Ｄコンバータの数を減らす
ことにより、図３に図解されている実施例を用いるチップの場合と比較して、Ｃ
ＭＯＳセンサ・チップが複雑でなくなっている。
この実施例では、光子検出器４１０Ａ−Ｃと可変増幅器４１２Ａ１−Ｃとで構成
される複数の対がマルチプレクサ（ＭＵＸ）４１４に結合されている。ＭＵＸ４
１３は、どの増幅器４１２の出力がＡ／Ｄコンバータ４１４に与えられるべきか
を選択する。同様に、デマルチプレクサ（ＤＭＵＸ）４１８は、どの可変増幅器
４１２がシフト・レジスタ４１６に保持されている５ビットのゲイン設定データ
を受け取るべきかを選択する。この実施例では、Ａ／Ｄコンバータの数を減らす
ことにより、図３に図解されている実施例を用いるチップの場合と比較して、Ｃ
ＭＯＳセンサ・チップが複雑でなくなっている。
【００３１】 この実施例のある実現例では、イメージ・センサ４００は、ＭＵＸ４１３とＤ
ＭＵＸ４１８とを用いて、それぞれの光子検出器４１０から１７ビットのデータ
をシリアルな態様で収集する。この分野の当業者には、イメージ・センサ４００
のこれ以外の動作方法も容易に明らかであろう。例えば、特定のＡ／Ｄコンバー
タ４１４に結合された光子検出器４１０のグループが幾何学的に近接している場
合には、グループを構成する複数の増幅器４１２に対して、１つのゲイン設定を
用いるのが適切でありうる。
ＭＵＸ４１８とを用いて、それぞれの光子検出器４１０から１７ビットのデータ
をシリアルな態様で収集する。この分野の当業者には、イメージ・センサ４００
のこれ以外の動作方法も容易に明らかであろう。例えば、特定のＡ／Ｄコンバー
タ４１４に結合された光子検出器４１０のグループが幾何学的に近接している場
合には、グループを構成する複数の増幅器４１２に対して、１つのゲイン設定を
用いるのが適切でありうる。
【００３２】 図５は、本発明の好適実施例によるＣＭＯＳイメージ・センサ・チップのハイ
レベル・ブロック図である。このチップのイメージ・センサ・コア５００は、好
ましくは、複数のピクセル・センサを備えている。ピクセル・センサ５１０がそ
の代表である。図５には４つのピクセル・センサだけしか図解されていないが、
イメージ・センサ・コア５００の実施例は、１次元的又は２次元的なアレイに整
列した多くのピクセル・センサを有することが可能である。本発明のある実施例
では、イメージ・センサ・コア５１０は、１次元的なアレイとして整列した２７
００個のピクセル・センサを有している。それぞれのピクセル・センサ５１０は
、図３に図解されたセンサと機能的に同等であり、光子検出器３１０と、増幅器
３１２と、Ａ／Ｄコンバータ３１４とを含む。
レベル・ブロック図である。このチップのイメージ・センサ・コア５００は、好
ましくは、複数のピクセル・センサを備えている。ピクセル・センサ５１０がそ
の代表である。図５には４つのピクセル・センサだけしか図解されていないが、
イメージ・センサ・コア５００の実施例は、１次元的又は２次元的なアレイに整
列した多くのピクセル・センサを有することが可能である。本発明のある実施例
では、イメージ・センサ・コア５１０は、１次元的なアレイとして整列した２７
００個のピクセル・センサを有している。それぞれのピクセル・センサ５１０は
、図３に図解されたセンサと機能的に同等であり、光子検出器３１０と、増幅器
３１２と、Ａ／Ｄコンバータ３１４とを含む。
【００３３】 動作においては、イメージはイメージ・センサ・コア５００上で合焦され、そ
れによって、それぞれのピクセル・センサ５１０の上には、合焦されたイメージ
の異なる部分が衝突する。それぞれの光子検出器３１０によって発生される光電
荷は、従って、光子検出器３１０に衝突する光の強度に対応する。コア５００に
おけるすべてのピクセル・センサ５１０からのアナログ信号は、上述した２つの
フェーズからなるプロセスに従って、同時的かつ可変的に増幅されシリアル・ビ
ット・ストリームに変換される。次に、このシリアル・ビット・ストリームは、
光子検出器３１０に衝突する光の強度を表す信号を駆動するように処理すること
ができる。
れによって、それぞれのピクセル・センサ５１０の上には、合焦されたイメージ
の異なる部分が衝突する。それぞれの光子検出器３１０によって発生される光電
荷は、従って、光子検出器３１０に衝突する光の強度に対応する。コア５００に
おけるすべてのピクセル・センサ５１０からのアナログ信号は、上述した２つの
フェーズからなるプロセスに従って、同時的かつ可変的に増幅されシリアル・ビ
ット・ストリームに変換される。次に、このシリアル・ビット・ストリームは、
光子検出器３１０に衝突する光の強度を表す信号を駆動するように処理すること
ができる。
【００３４】 図５に示されているように、Ａ／Ｄコンバータ３１４は、相関されたダブル・
サンプリング（ＣＤＳ）を用いて増幅器３１２からの光電流を受け取るサンプル
・ホールド回路を有する１ビットのコンパレータ５１２で構成されている。コン
パレータ５１２は、それぞれが信号「Ｓ１」及び「ランプ」を受け取る２つの制
御入力を有する。Ｓ１信号は、コンパレータ５１２に増幅器３１２からの出力電
圧をホールドさせる。ランプ信号の電圧がサンプリングされた出力電圧を超える
と、コンパレータ５１２の出力はハイからローにスイッチングされる。
サンプリング（ＣＤＳ）を用いて増幅器３１２からの光電流を受け取るサンプル
・ホールド回路を有する１ビットのコンパレータ５１２で構成されている。コン
パレータ５１２は、それぞれが信号「Ｓ１」及び「ランプ」を受け取る２つの制
御入力を有する。Ｓ１信号は、コンパレータ５１２に増幅器３１２からの出力電
圧をホールドさせる。ランプ信号の電圧がサンプリングされた出力電圧を超える
と、コンパレータ５１２の出力はハイからローにスイッチングされる。
【００３５】 また、Ａ／Ｄコンバータ３１４は、コンパレータ５１２の州を受け取り図３に
示されている１７ビットのシフト・レジスタの機能を実行する１７ビットのラッ
チ／シフト・レジスタ５１４を備えている。
示されている１７ビットのシフト・レジスタの機能を実行する１７ビットのラッ
チ／シフト・レジスタ５１４を備えている。
【００３６】 ラッチ／シフト・レジスタ５１４は、ランプ信号と同期しておりインクリメン
トするグレイ・コード化されたカウントを好ましくは含む「カウント」用の１２
ビットの入力と、このラッチ／シフト・レジスタ５１４のコンテンツをゼロにす
る「シフト・レジスタ・リセット」用の１ビットの入力とを受け取り、これを介
してそのコンテンツがシフトされる１ビットの出力とを有する。ラッチ／シフト
・レジスタ５１４は、また、増幅器３１２の入力に結合された５ビットの出力を
有する。
トするグレイ・コード化されたカウントを好ましくは含む「カウント」用の１２
ビットの入力と、このラッチ／シフト・レジスタ５１４のコンテンツをゼロにす
る「シフト・レジスタ・リセット」用の１ビットの入力とを受け取り、これを介
してそのコンテンツがシフトされる１ビットの出力とを有する。ラッチ／シフト
・レジスタ５１４は、また、増幅器３１２の入力に結合された５ビットの出力を
有する。
【００３７】 Ａ／Ｄコンバータは、また、５ビットのグレイ・バイナリ・コード・コンバー
タ回路５１６を備えていることが好ましい。この回路５１６は、好ましくは、ラ
ッチ／シフト・レジスタ５１４によって捕捉された５ビットのグレイ・コード化
された指数信号を可変増幅器５１２のためのバイナリ制御信号に変換する。
タ回路５１６を備えていることが好ましい。この回路５１６は、好ましくは、ラ
ッチ／シフト・レジスタ５１４によって捕捉された５ビットのグレイ・コード化
された指数信号を可変増幅器５１２のためのバイナリ制御信号に変換する。
【００３８】 図６は、上述した２つのフェーズからなるイメージ感知を実行している際の図
５のイメージ・センサ・チップ（及び図３に図解されている実施例）の動作を図
解するタイミング・チャートである。図６には、ａｒｅｓｅｔ６１０、Ｓ１６１
２、ｃｏｍｐ．ＰＨＩ１６１３、ｃｏｍｐ．ＰＨＩ２６１４、ｒａｍｐ６１６、
ＸＦＥＲ６１８、ＸＦＥＲ６２０、ＰＨＩ１６２２、ＰＨＩ２６２４及びｓｈｉ
ｆｔ ｒｅｓｅｔ６２６が図解されている。制御信号６１６は好ましくはアナロ
グであり、それ以外の信号は好ましくはデジタルである。
５のイメージ・センサ・チップ（及び図３に図解されている実施例）の動作を図
解するタイミング・チャートである。図６には、ａｒｅｓｅｔ６１０、Ｓ１６１
２、ｃｏｍｐ．ＰＨＩ１６１３、ｃｏｍｐ．ＰＨＩ２６１４、ｒａｍｐ６１６、
ＸＦＥＲ６１８、ＸＦＥＲ６２０、ＰＨＩ１６２２、ＰＨＩ２６２４及びｓｈｉ
ｆｔ ｒｅｓｅｔ６２６が図解されている。制御信号６１６は好ましくはアナロ
グであり、それ以外の信号は好ましくはデジタルである。
【００３９】 第１のフェーズの開始時には、ａｒｅｓｅｔ６１０のパルスはハイであり、そ
れによって、ピクセル増幅器３１２は最高のゲイン設定にリセットされる。これ
とほぼ同時に、コンパレータ５１２が自動零化（autozeroed）される。ａｒｅｓ
ｅｔが下降した後で、それぞれのピクセル増幅器３１０が安定する（settle）こ
とが許容され、それぞれのピクセルからのリセット電圧がそれぞれの対応するコ
ンパレータ５１２にサンプリングされる。コンパレータ５１２は、ｃｏｍｐ．Ｐ
ＨＩ１６１３及びｃｏｍｐ．ＰＨＩ２６１４信号を用いて、オフセット補償／Ｃ
ＤＳを実行する。ＰＨＩ１６１３がハイである間は、ピクセル増幅器３１２から
のアナログ・リセット電圧とコンパレータ５１２の第１段のオフセットとがサン
プリングされる。次に、ＰＨＩ２６１４がハイである間に、このオフセットはピ
クセル増幅器３１０の出力サンプルから自動的に減算される。
れによって、ピクセル増幅器３１２は最高のゲイン設定にリセットされる。これ
とほぼ同時に、コンパレータ５１２が自動零化（autozeroed）される。ａｒｅｓ
ｅｔが下降した後で、それぞれのピクセル増幅器３１０が安定する（settle）こ
とが許容され、それぞれのピクセルからのリセット電圧がそれぞれの対応するコ
ンパレータ５１２にサンプリングされる。コンパレータ５１２は、ｃｏｍｐ．Ｐ
ＨＩ１６１３及びｃｏｍｐ．ＰＨＩ２６１４信号を用いて、オフセット補償／Ｃ
ＤＳを実行する。ＰＨＩ１６１３がハイである間は、ピクセル増幅器３１２から
のアナログ・リセット電圧とコンパレータ５１２の第１段のオフセットとがサン
プリングされる。次に、ＰＨＩ２６１４がハイである間に、このオフセットはピ
クセル増幅器３１０の出力サンプルから自動的に減算される。
【００４０】 ａｒｅｓｅｔ６１０がハイになるのとほぼ同時に、Ｓ１６１２もハイになり積
分周期の始点を定めることになる。これは第１のフェーズであるから、好ましく
は、積分周期は通常の積分周期である４．７ｍｓの３２分の１である。この積分
周期の最後では、Ｓ１６１２は下降し、コンパレータ５１２にピクセル増幅器３
１２の出力電圧をサンプリングさせる。
分周期の始点を定めることになる。これは第１のフェーズであるから、好ましく
は、積分周期は通常の積分周期である４．７ｍｓの３２分の１である。この積分
周期の最後では、Ｓ１６１２は下降し、コンパレータ５１２にピクセル増幅器３
１２の出力電圧をサンプリングさせる。
【００４１】 サンプリングからランプへのリセット時間はある実施例では１００ｎｓである
が、その後で、ランプ・リセット信号６１４のパルスは上昇し、それにより、ラ
ンプ信号６１６がローになる。本発明の好適実施例では、ランプ信号６１６はあ
る時間周期の上では単調に増加する。しかし、ランプ信号の代わりに、任意の単
調な波形を用いることができる。これは第１のフェーズであるから、ある実施例
では、ランプ信号６１６は、通常のランプ時間である０．５ｍｓの３２分の１の
間に最小値から最大値まで上昇する。ランプ信号６１６が上昇するにつれて、ラ
ッチ／シフト・レジスタへのカウント入力における１２ビットのグレイ・コード
化されたカウントが増加する。ランプ信号がピクセル増幅器３１２のサンプリン
グされた出力電圧を超えると、ＸＦＥＲ１信号６１８がトリガされ、それにより
、ラッチ／シフト・レジスタ５１４へのカウント入力におけるグレイ・コードが
ラッチ／シフト・レジスタ５１４の５ビットの部分３１６Ａに転送される。転送
された５ビットのバイナリ同等部分はバイナリに変換されて、可変増幅器５１２
のゲイン・レベルを設定する。
が、その後で、ランプ・リセット信号６１４のパルスは上昇し、それにより、ラ
ンプ信号６１６がローになる。本発明の好適実施例では、ランプ信号６１６はあ
る時間周期の上では単調に増加する。しかし、ランプ信号の代わりに、任意の単
調な波形を用いることができる。これは第１のフェーズであるから、ある実施例
では、ランプ信号６１６は、通常のランプ時間である０．５ｍｓの３２分の１の
間に最小値から最大値まで上昇する。ランプ信号６１６が上昇するにつれて、ラ
ッチ／シフト・レジスタへのカウント入力における１２ビットのグレイ・コード
化されたカウントが増加する。ランプ信号がピクセル増幅器３１２のサンプリン
グされた出力電圧を超えると、ＸＦＥＲ１信号６１８がトリガされ、それにより
、ラッチ／シフト・レジスタ５１４へのカウント入力におけるグレイ・コードが
ラッチ／シフト・レジスタ５１４の５ビットの部分３１６Ａに転送される。転送
された５ビットのバイナリ同等部分はバイナリに変換されて、可変増幅器５１２
のゲイン・レベルを設定する。
【００４２】 第２のフェーズの開始時には、ａｒｅｓｅｔ６１０のパルスはハイであり、今
回は、それによって、ピクセル増幅器３１２は、ラッチ／シフト・レジスタ５１
４に保持されている５ビットによって特定されるゲイン・レベルに設定される。
更に、コンパレータ５１２は自動零化され、ｃｏｍｐ．ＰＨＩ１６１３及びｃｏ
ｍｐ．ＰＨＩ２６１４信号がオフセット補償／ＣＤＳを実行する。これとほぼ同
時に、信号Ｓ１６１２が再び上昇し、今回は、通常の積分周期の間、そのままハ
イの状態に留まる。
回は、それによって、ピクセル増幅器３１２は、ラッチ／シフト・レジスタ５１
４に保持されている５ビットによって特定されるゲイン・レベルに設定される。
更に、コンパレータ５１２は自動零化され、ｃｏｍｐ．ＰＨＩ１６１３及びｃｏ
ｍｐ．ＰＨＩ２６１４信号がオフセット補償／ＣＤＳを実行する。これとほぼ同
時に、信号Ｓ１６１２が再び上昇し、今回は、通常の積分周期の間、そのままハ
イの状態に留まる。
【００４３】 サンプルからランプへのリセット時間の後で、ランプ・リセット信号６１４は
のパルスは再びハイになり、それにより、ランプ信号６１６がローになる。次に
、ランプ信号は徐々に上昇し、１２ビットのカウント信号も対応して上昇する。
これは第２のフェーズであるから、ある実施例では、ランプ信号は、０．５ｍｓ
の間に最小値から最大値まで上昇する。ランプ信号がピクセル増幅器３１２のサ
ンプリングされた出力電圧を超えると、ＸＦＥＲ２信号６２０がトリガされ、そ
れにより、ラッチ／シフト・レジスタ５１４へのカウント入力におけるグレイ・
コードがラッチ／シフト・レジスタ５１４の１２ビットの部分３１６Ｂに転送さ
れる。
のパルスは再びハイになり、それにより、ランプ信号６１６がローになる。次に
、ランプ信号は徐々に上昇し、１２ビットのカウント信号も対応して上昇する。
これは第２のフェーズであるから、ある実施例では、ランプ信号は、０．５ｍｓ
の間に最小値から最大値まで上昇する。ランプ信号がピクセル増幅器３１２のサ
ンプリングされた出力電圧を超えると、ＸＦＥＲ２信号６２０がトリガされ、そ
れにより、ラッチ／シフト・レジスタ５１４へのカウント入力におけるグレイ・
コードがラッチ／シフト・レジスタ５１４の１２ビットの部分３１６Ｂに転送さ
れる。
【００４４】 第２のフェーズの後では、ラッチ／シフト・レジスタ５１４は、ピクセル・セ
ンサ３１０に衝突する光の強度を表す、５ビットの指数と１２ビットの仮数とを
含む。次に、シフト・レジスタに対する２フェーズのクロックであるＰＨＩ１６
２２及びＰＨＩ２６２４の列が、ラッチされたデータをラッチ／シフト・レジス
タ５１４からシフトする。僅かな数のパルスだけしか示されていないが、好適実
施例では、すべてのデータを読み出すには１７のシフトが必要となる。いったん
シフト・レジスタの中のデータが読み出されると、シフト・レジスタのコンテン
ツは、シフト・レジスタ・リセット信号６２６上のパルスによってリセットされ
る。
ンサ３１０に衝突する光の強度を表す、５ビットの指数と１２ビットの仮数とを
含む。次に、シフト・レジスタに対する２フェーズのクロックであるＰＨＩ１６
２２及びＰＨＩ２６２４の列が、ラッチされたデータをラッチ／シフト・レジス
タ５１４からシフトする。僅かな数のパルスだけしか示されていないが、好適実
施例では、すべてのデータを読み出すには１７のシフトが必要となる。いったん
シフト・レジスタの中のデータが読み出されると、シフト・レジスタのコンテン
ツは、シフト・レジスタ・リセット信号６２６上のパルスによってリセットされ
る。
【００４５】 ラッチ／シフト・レジスタ５１４からシフトされた５ビットの指数と１２ビッ
トの仮数とは、両者で、ピクセル３１０上に衝突する光の強度を１７ビットの精
度で表している。従って、ピクセル・センサ３００のダイナミック・レンジすな
わちピクセル・センサが検出することができる光の強度の最小値に対する最大値
の比率は、従来型のイメージ・センサよりもはるかに大きい。
トの仮数とは、両者で、ピクセル３１０上に衝突する光の強度を１７ビットの精
度で表している。従って、ピクセル・センサ３００のダイナミック・レンジすな
わちピクセル・センサが検出することができる光の強度の最小値に対する最大値
の比率は、従来型のイメージ・センサよりもはるかに大きい。
【図１】 従来技術によるＣＣＤイメージ・センサを図解するブロック図である。
【図２】 従来技術によるＣＭＯＳイメージ・センサを図解するブロック図である。
【図３】 本発明の好適実施例によるＣＭＯＳベースのイメージ・センサの１つのピクセ
ルを図解するブロック図である。
ルを図解するブロック図である。
【図４】 本発明の別の実施例によるＣＭＯＳベースのイメージ・センサの複数のピクセ
ルを図解するブロック図である。
ルを図解するブロック図である。
【図５】 本発明による複数のピクセル・センサを有するイメージ・センサ・チップのハ
イレベルなブロック図である。
イレベルなブロック図である。
【図６】 ２つのフェーズによるイメージ感知を実行するときの図５のイメージ・センサ
・チップの動作を図解するタイミング・チャートである。
・チップの動作を図解するタイミング・チャートである。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA02 AB01 BA10 BA14 CA03 DD09 FA06 5C024 CX03 CX43 GY31 GY39 HX18 HX23 HX57 5F049 MA15 NA20 NB05 UA13 【要約の続き】 し、最上位の５ビットをメモリ（５１４）にラッチす る。この５ビットは、可変増幅器（３１２）にパラレル に与えられて、増幅レベルを設定する。次に、光感知性 要素（３１０）は、第２の積分周期の間光に露出され、 結果として得られる光電荷が先に設定された増幅レベル で増幅される。増幅器（３１２）の出力は、ＡＤＣ（３ １４）によってデジタル化され、ラッチ／シフト・レジ スタ（５１４）がこの結果である１２ビットを記憶す る。増幅レベルを選択する５ビットとこの１２ビットと により、イメージ・センサは、１７ビットのダイナミッ ク・レンジを有することになる。
Claims (23)
- 【請求項１】 イメージ・センサ回路であって、 集積回路チップ上のイメージ・センサ・コアの中に配置された光子検出器のア
レイであって、それぞれの光子検出器は当該光子検出器に衝突する光に応答して
信号を発生する、光子検出器のアレイと、 前記イメージ・センサ・コアの中に配置された複数の可変増幅器であって、そ
れぞれの可変増幅器は前記光子検出器の少なくとも１つに結合されており前記結
合された光子検出器からの信号を可変的に増幅する、複数の可変増幅器と、 を備えていることを特徴とするイメージ・センサ回路。 - 【請求項２】 請求項１記載のイメージ・センサ回路において、 前記イメージ・センサ・コアの中に配置された複数のアナログ・デジタル・コ
ンバータを更に備えており、 それぞれのアナログ・デジタル・コンバータは、前記複数の可変増幅器の少な
くとも１つに結合され、前記結合された可変増幅器からの増幅された信号を当該
信号のデジタル表現に変換することを特徴とするイメージ・センサ回路。 - 【請求項３】 請求項２記載のイメージ・センサ回路において、それぞれの
アナログ・デジタル・コンバータからの信号の前記デジタル表現は、 前記結合された可変増幅器が信号をどれだけ増幅するかという量を決定する制
御信号を含むことを特徴とするイメージ・センサ回路。 - 【請求項４】 請求項１記載のイメージ・センサ回路において、それぞれの
光子検出器はフォトダイオードを備えていることを特徴とするイメージ・センサ
回路。 - 【請求項５】 請求項３記載のイメージ・センサ回路において、前記複数の
アナログ・デジタル・コンバータは、それぞれが、 前記信号の前記デジタル表現を記憶するメモリを備えていることを特徴とする
イメージ・センサ回路。 - 【請求項６】 請求項５記載のイメージ・センサ回路において、前記メモリ
は、 前記制御信号を前記結合された可変増幅器に出力する第１の出力と、 前記信号の前記デジタル表現を出力する第２の出力と、 を備えていることを特徴とするイメージ・センサ回路。 - 【請求項７】 請求項１記載のイメージ・センサ回路において、それぞれの
可変増幅器は、 複数のステップの中の１つによって前記信号を増幅するステップ可能な増幅器
を備えていることを特徴とするイメージ・センサ回路。 - 【請求項８】 光学イメージを記述する電気信号を発生する方法であって、 センサ要素に衝突する光に対応する第１の信号を発生するステップと、 前記第１の信号を第１の増幅レベルだけ増幅して第１の増幅された信号を生じ
るステップと、 前記第１の増幅された信号から第２の増幅レベルを決定するステップと、 センサ要素に衝突する光に対応する第２の信号を発生するステップと、 前記第２の信号を前記第２の増幅レベルだけ増幅して第２の増幅された信号を
生じるステップと、 前記第２の増幅された信号と前記第２の増幅レベルから前記光学イメージを記
述するデジタル値を決定するステップと、 を含むことを特徴とする方法。 - 【請求項９】 請求項８記載の方法において、前記第１の信号を第１の増幅
レベルだけ増幅する前記ステップは、 前記第１の信号を最大増幅レベルまで増幅するステップを含むことを特徴とす
る方法。 - 【請求項１０】 請求項８記載の方法において、前記第１の増幅された信号
から第２の増幅レベルを決定する前記ステップは、 前記第１の増幅された信号を第１のデジタル表現に変換するステップと、 前記第１のデジタル表現の少なくとも一部を第１のメモリに記憶するステップ
と、 を含むことを特徴とする方法。 - 【請求項１１】 請求項１０記載の方法において、 前記第１のデジタル表現を前記第１のメモリからパラレルに読み出すステップ
を更に含むことを特徴とする方法。 - 【請求項１２】 請求項１０記載の方法において、デジタル値を決定する前
記ステップは、 前記第２の増幅された信号を第２のデジタル表現に変換するステップと、 前記第２のデジタル表現を第２のメモリに記憶するステップと、 を含むことを特徴とする方法。 - 【請求項１３】 請求項１２記載の方法において、 前記第１及び第２のメモリにそれぞれの記憶されている前記第１及び第２のデ
ジタル表現をシリアルに読み出すステップを更に含むことを特徴とする方法。 - 【請求項１４】 イメージ・センサ回路であって、 光検出器のアレイであって、それぞれの光検出器は当該光検出器に衝突する光
に応答して変動する電気的特性を有する、光検出器のアレイと、 複数の可変増幅器であって、それぞれは少なくとも１つの光検出器に結合され
ており前記光検出器の電気的特性を増幅する、複数の可変増幅器と、 を備えていることを特徴とするイメージ・センサ回路。 - 【請求項１５】 請求項１４記載のイメージ・センサ回路において、 複数のアナログ・デジタル・コンバータであって、それぞれが少なくとも１つ
可変増幅器に結合されており前記増幅された電気的特性をデジタル値に変換する
、複数のアナログ・デジタル・コンバータを更に備えていることを特徴とするイ
メージ・センサ回路。 - 【請求項１６】 請求項１４記載のイメージ・センサ回路において、前記ア
レイにおける前記光検出器の少なくとも１つは、 フォトダイオードに衝突する光に応答して電気信号を発生する光検出器を備え
ていることを特徴とするイメージ・センサ回路。 - 【請求項１７】 請求項１５記載のイメージ・センサ回路において、前記可
変増幅器の少なくとも１つは、 複数の増幅レベルの中の選択された１つだけ前記電気的特性を増幅する可変増
幅器を備えており、前記増幅レベルは前記複数のアナログ・デジタル・コンバー
タの１つから受け取られたデジタル値によって選択されることを特徴とするイメ
ージ・センサ回路。 - 【請求項１８】 請求項１５記載のイメージ・センサ回路において、前記ア
ナログ・デジタル・コンバータの少なくとも１つは、 前記増幅された電気的特性を記述するデジタル値を記憶するメモリと、 前記記憶されたデジタル値の少なくとも一部を前記可変増幅器の少なくとも１
つに提供する出力とを備え、 前記増幅器に与えられたデジタル部分は、可変増幅器により実行された増幅料
を決定する、 ことを特徴とするイメージ・センサ回路。 - 【請求項１９】 請求項１８記載のイメージ・センサ回路において、前記ア
ナログ・デジタル・コンバータは、 前記記憶されたデジタル値の前記一部を前記可変増幅器にパラレルに提供する
パラレル出力と、 前記記憶されたデジタル値へのシリアルなアクセスを提供するシリアル出力と
、 を更に備えていることを特徴とするイメージ・センサ回路。 - 【請求項２０】 光学イメージを電気信号に変換する方法であって、 第１のフェーズにおける、 第１の時間間隔の間、光の強度に対応する第１の電気信号を発生するステッ
プと、 第１のゲイン選択によって決定される第１のゲイン量だけ前記第１の電気信
号を増幅するステップと、 前記増幅された第１の電気信号を解析して第２のゲイン選択を決定するステ
ップと、 第２のフェーズにおける、 第２の時間間隔の間、光の強度に対応する第２の電気信号を発生するステッ
プと、 前記第２のゲイン選択から決定される第２のゲイン量だけ前記第２の電気信
号を増幅するステップと、 前記増幅された第２の電気信号を解析して値を決定するステップと、 を含んでおり、前記光学イメージは、前記第２のゲイン選択と前記値とから決
定されることを特徴とする方法。 - 【請求項２１】 請求項２０記載の方法において、前記第１の時間間隔は前
記第２の時間間隔よりも実質的に短いことを特徴とする方法。 - 【請求項２２】 請求項２０記載の方法において、前記第２のゲイン選択は
複数ビットで構成されており、前記第１のフェーズは、 前記第２のゲイン選択の前記複数ビットを記憶するステップと、 前記記憶された第２のゲイン選択の前記複数ビットをパラレルに読み出すステ
ップと、 を更に含むことを特徴とする方法。 - 【請求項２３】 請求項２２記載の方法において、前記値は複数ビットで構
成されており、前記第２のフェーズは、 前記値の前記複数ビットを前記第２のゲイン選択の前記複数ビットと共に記憶
するステップと、 前記値の前記複数ビットと前記第２のゲイン選択の前記複数ビットとをシリア
ルに読み出すステップと、 を更に含むことを特徴とする方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/216,699 US6757018B1 (en) | 1998-12-18 | 1998-12-18 | CMOS image sensor with pixel level gain control |
| US09/216,699 | 1998-12-18 | ||
| PCT/US1999/029243 WO2000038409A1 (en) | 1998-12-18 | 1999-12-09 | Cmos image sensor with pixel level gain control |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002534005A true JP2002534005A (ja) | 2002-10-08 |
Family
ID=22808152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000590372A Pending JP2002534005A (ja) | 1998-12-18 | 1999-12-09 | ピクセル・レベルでのゲイン制御を備えたｃｍｏｓイメージ・センサ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6757018B1 (ja) |
| EP (1) | EP1151601B1 (ja) |
| JP (1) | JP2002534005A (ja) |
| AT (1) | ATE271294T1 (ja) |
| DE (1) | DE69918720T2 (ja) |
| TW (1) | TW453109B (ja) |
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