JP2008506316A - 列バッファ、ｃｍｏｓ画像センサ及びデジタルビデオカメラ - Google Patents

Abstract

ＣＭＯＳ画像センサの自動利得選択を行う列増幅器アーキテクチャ（５０）は、システムのダイナミックレンジを維持しながら、アナログ雑音の影響を低減する。比較器（５４）は、増幅された列バッファ出力信号と、基準電圧（Ｖ_ｒｅｆ）とを比較する。比較器（５４）の出力は、比較の結果に基づいて、増幅器（５２）の利得を制御する。初期的には、高い列バッファ利得を選択する。小さい信号に対しては、列バッファの出力は、基準電圧を下回り、出力信号は、システムのダイナミックレンジの範囲内に収まる。より大きい信号に対しては、列バッファの出力は、基準電圧及びシステムのダイナミックレンジを超え、したがって、比較器の出力は低利得設定を選択するように状態を切り換える。必要であれば、複数の利得レベルを設定してもよい。

Description

本発明は、自動利得選択回路に関し、詳しくは、ＣＭＯＳ画像センサのために自動利得選択を行う列増幅器を用いた列バッファ、ＣＭＯＳ画像センサ及びデジタルビデオカメラに関する。

光感度が低い改善されたＣＭＯＳ画像センサを設計するためには、優れた低雑音特性が必要である。この場合、各画素で生成された雑音以外に、後続する全てのアナログ処理段における雑音の影響を考慮しなければならない。これらのシステム雑音源の影響を最小化するためには、画像センサ内で各画素センサ信号をできるだけ早く増幅することが有効である。増幅を早く行うと、信号が増幅され、増幅段の後の構成要素の雑音が増幅されないため、信号対雑音比は向上する。しかしながらこのような信号増幅には、増幅されて大きくなった信号がセンサのダイナミックレンジを超えてしまう可能性があるという問題がある。換言すれば、信号増幅によって、システムの総合的なダイナミックレンジが減少する。

このような問題を解決する１つの試みとして、エス・カワヒト（Ｓ．Ｋａｗａｈｉｔｏ）他による論文「A Column-Based Pixel-Gain-Adaptive CMOS Image Sensor for Low-Light Level Imaging, Proc.of IEEE International Solid-State Circuits Conference (ISSCC), 2003, San Francisco, Volume 46, Page 224」が開示されている。図１に示すように、比較器は、画素信号を基準信号と直接比較し、信号を増幅するか否かを決定する。信号が所定の閾値以下であれば、信号は増幅され、この他の場合、信号は増幅されない。しかしながら、画像センサにおいては、画素間で多くの不均一性があり、増幅を行うか否かを決定するための適切な閾値を選択することは困難であり、各画素毎に固有の閾値が必要となる。

したがって、本発明の目的は、増幅を行うか否かの決定が画素の不均一性に影響されることなく、画像センサの画素信号に選択的な増幅を適用することができる列バッファ、ＣＭＯＳ画像センサ及びデジタルビデオカメラを提供することである。

本発明は、複数の画素を有するＣＭＯＳ画像センサ内で自動利得制御を行う列バッファを提供する。一実施の形態においては、比較器は、増幅された列バッファ出力信号と、基準電圧とを比較する。比較器の出力は、比較の結果に基づいて、増幅器の利得を制御する。初期的には、高い列バッファ利得を選択する。小さい信号に対しては、列バッファの出力は、基準電圧を下回り、出力信号は、システムのダイナミックレンジの範囲内に収まる。より大きい信号に対しては、列バッファの出力は、基準電圧（及びシステムのダイナミックレンジ）を超え、したがって、比較器の出力は低利得設定を選択するように状態を切り換える。

比較器出力の切換により、列バッファの利得が低減され、増幅された信号は、許容動作範囲内に戻る。必要であれば、複数の利得段（すなわち、高利得、中利得、低利得等）について処理を繰り返してもよい。また複数の比較器及び基準電圧を同時に使用し、最適な利得を決定してもよい。本発明のアーキテクチャによって、信号は、常に、可能な最大利得で増幅され、これによって、他のシステム構成要素からの雑音の影響が低減される。

更に、比較器は、ダウンストリーム処理ブロックにおいて、対応する画素出力信号のためにどの利得設定が使用されたかを特定するために用いられる範囲出力信号を出力する。例えば、ラインドライバ、プログラマブル利得増幅器及びアナログ／デジタル変換器等の他のアナログの段による更なる処理の後に、デジタル補正段は、比較器からの範囲出力信号による指示に基づいて、増幅された信号を減衰させる。

以下、当業者が発明を実施及び利用できるように、及び本発明者が、本発明を実施するために最良と考える実施の形態を用いて本発明を説明する。なお、当業者にとっては、様々な変形例が明らかである。これらの変形例、等価物、代替物は、全て、本発明の思想及び範囲内に含まれる。

ＣＭＯＳ画像センサは、通常、行及び列に配列された複数の画素を備える。例えば、典型的なＨＤＴＶビデオアプリケーションでは、センサは、１９２０個の列と、１０８０個の行とを備える。センサは、通常、画素からの信号を列毎に読み出す。各列は、各画素からの小さいアナログ信号を増幅する列バッファを備えていてもよい。本発明は、列バッファにおいて、自動利得選択を直接行う複数利得増幅を提供する。列バッファは、画素の後の最初のアナログ段であるので、増幅による利益が最大化される。すなわち、以下の全ての回路において、雑音の影響が低減される。本明細書では、列毎に画素信号を読み出す実施の形態を用いて本発明を説明するが、本発明は、行毎に画素信号を読み出す方式、及び幾つかの列を単一の列バッファ増幅器回路に多重化する方式にも同様に適用できる。

図２に示すように、単一の高利得増幅器を用いて画素からの各信号を増幅した場合、出力信号がシステムの飽和レベルに早期に達し、システムのダイナミックレンジは、大幅に減少する。したがって、グラフ上の点Ｓ以下の小さい信号を高利得で増幅し、点Ｓより大きい信号は、より低い利得で増幅するか、増幅しないことが望ましい。信号が他のアナログコンポーネントによって処理された後、アナログ信号をデジタル化し、デジタル減衰段において、図３のグラフに示すように、先に増幅された小さい信号を元の領域に「マッピング」してもよい。

図４は、例えば、ＨＤＴＶビデオカメラ等のデジタルビデオアプリケーションに用いることができる本発明の一実施の形態に基づく信号処理ブロックを示している。列バッファ３２は、画素信号３０を読み出し、画素信号３０を利得係数「Ａ」で増幅する。本発明では、増幅された信号が所定の閾値を下回った場合、増幅された信号は、ラインドライバ３４に供給される。一方、増幅された信号が所定の閾値を上回った場合、増幅されていない信号がラインドライバ３４に供給される。これに代えて、高利得による増幅によって信号が閾値を上回る場合、信号を低利得で増幅してもよい。更に、それぞれが異なる閾値レベルを有する複数の異なる利得「レベル」を設けてもよい。

次にプログラマブル利得増幅器（programmable gain amplifier：ＰＧＡ）３６は、総合的な光条件及びシステムパラメータに基づいて信号を更に増幅する。そして、アナログ／デジタル変換器（analog-to-digital converter：ＡＤＣ）３８は、アナログ信号をデジタル信号に変換する。なお、列バッファ段で信号が増幅されているために、ラインドライバ３４、ＰＧＡ３６及びＡＤＣ３８における雑音の影響は、１／Ａに低減される。そして、デジタル補正段４０は、増幅された信号を１／Ａの利得係数で低減させる。このように、本発明は、システムのダイナミックレンジに悪影響を与えることなく、小さい信号について、アナログ処理ブロックの雑音の影響を低減させる。

この実施の形態では、システムの総雑音は、以下のように表される。

列バッファで利得係数Ａを適用することによって、この式は以下のようになる。

このように、ラインドライバ、ＰＧＡ、ＡＤＣ、クロストークにおける雑音の影響は、１／Ａに低減され、ＳＮ比（Ｖ_ｏｕｔ／√ｖ^２）が向上する。

各列バッファに設けられる自動利得選択回路５０の高レベルの回路図を図５に示す。比較器５４は、増幅された列バッファ５２の出力信号を基準電圧Ｖ_ｒｅｆと比較する。比較器５４の出力は、比較の結果に基づいて、増幅器５２の利得を制御する。自動利得選択回路５０の基本動作は、以下の通りである。まず初めに、高い列バッファ利得を選択する。小さい信号については、列バッファ５２の出力は、基準電圧Ｖ_ｒｅｆ以下になり、出力信号は、システムのダイナミックレンジの範囲内に収まる。より大きい信号の場合、列バッファ出力が基準電圧Ｖ_ｒｅｆ（及びシステムのダイナミックレンジ）を超えることがあり、この場合、比較器５４の出力は、状態を切り換える。この実施の形態では、増幅器は、デュアル利得増幅器である。ここでは、小さい信号を高利得で増幅し、Ｖ_ｒｅｆを超える信号は、単位利得又は低利得で増幅する。

比較器５４の出力の切換によって、列バッファ５２の利得が低減され、これにより、増幅された信号は、許容動作範囲内に戻る。必要であれば、複数の利得段（すなわち、高利得、中利得、低利得等）について処理を繰り返してもよい。また複数の比較器及び基準電圧を同時に使用し、最適な利得を決定してもよい。本発明のアーキテクチャによって、信号は、常に、可能な最大利得で増幅され、これによって、他のシステム構成要素からの雑音の影響が低減される。

なお、図１を参照して上述したエス・カワヒト（Ｓ．Ｋａｗａｈｉｔｏ）他の手法とは異なり、比較器５４は、画素信号Ｖ_{ｐｉｘｅｌ}を基準電圧と直接比較せず、これに代えて、列バッファ５２の増幅された信号を基準電圧Ｖ_ｒｅｆと比較する。このアーキテクチャは、図１に示す回路に対して、２つの重要な利点を提供する。

１．信号が既に「二重サンプリング」されているので、画素の不均一性が仮想的に排除される。したがって、比較器における判定は、画素毎の変化によらず、各画素の実際の総合的な信号電荷に基づいて行われる。

２．高利得増幅の後に比較を実行するので、感度対基準電圧の不正確さ又は比較器オフセットを大幅に低減できる。比較器のオフセットは、一次的には無視できるが、オフセットを小さくすれば、後のデータ再構成処理における二次的効果を低減することができる。また、ある利得領域から次の利得領域への遷移点における列の不均一を回避することができる。

スイッチトキャパシタを用いた自動利得選択回路のより詳細な構成例を図６に示す。デュアル利得回路６０の好ましいコンポーネント値として、ここでは、利得係数２及び利得係数８を用いる。換言すれば、Ｖ_ｒｅｆを下回る小さい信号は、８倍に増幅され、Ｖ_ｒｅｆを上回るより大きい信号は、２倍に増幅される。高利得は、［１＋Ｃ３／Ｃ４］によって設定され、低利得は、［１＋Ｃ１／Ｃ２］によって設定される。またこの回路は、Ｃ０（Ｖ_{ｒｅｓｅｔ}−Ｖ_{ｐｉｘｅｌ}）に対して二重サンプリングを実行する。このデュアル利得回路６０の公称電源電圧は、３．３ボルトである。

増幅器６２と比較器６４とは、フォールデッドカスコードアーキテクチャを用いた演算増幅器として実現できる。デジタル補正段４０（図４）において、どの信号を減衰する必要があるかを示すために、比較器６４は、「範囲外（Range Out）」フラグを生成する。２つの利得設定だけを有するシステムでは、このフラグは、単一のビットであってもよい。処理された各画素信号について、デジタル補正段４０は、範囲外フラグを確認し、信号を減衰する必要があるかを判定する。３個以上の利得設定を含む具体例では、フラグは、必要に応じて、複数のビットから構成される。このような実施の形態では、デジタル補正段４０は、複数のレベルの利得に応じて、異なるレベルの信号減衰を実行する。

図６の回路は、図７に示す構成によって更に性能が向上する。この構成では、増幅器６２からの出力信号と、比較器６４からの出力信号とは、それぞれコンデンサＣｓｔｏｒｅ及びラッチＤに保存される。これにより、電流信号がトライステートバッファ７６、７８を介してそれぞれのバスライン７２、７４に伝送される間に次の画素信号を読み出すことができる。

図８は、本発明が好適に適用されるデジタルビデオカメラのハイレベルのブロック図である。以下、各ブロックについて簡潔に説明する。

ＣＭＯＳイメージングＳｏＣ機能：イメージングアレイ、ＣＤＳ ＡＧＣ Ａ／Ｄ、センサドライブ、タイミング発生器、ＨＤエンコーダ、ＮＴＳＣエンコーダ、ビデオドライブ及びＣＭＯＳイメージングシステムオンチップセンサに統合されることが多いＤＳＰの一部を含むブロック。

イメージングセンサ：半導体カメラは、ｐｉｎフォトダイオードを含む数百万の画素を有する爪サイズのシリコンチップ（fingernail-sized silicon chip）であるイメージングセンサを用いる。

ＣＤ ＡＧＣ Ａ／Ｄ：ＣＣＤ及び幾つかのＣＭＯＳセンサ等のアナログイメージングアレイと共に用いられ、イメージングセンサからのアナログビデオを処理し、相関二重サンプリング（correlated double sampling：ＣＤＳ）を用いて、ランダムノイズを減少させり、自動利得制御（ＡＧＣ）を行い、Ａ／Ｄ変換器に供給される信号をスケーリングし、最終的に、アナログビデオをデジタル化し（Ａ／Ｄ）、デジタル表現を生成する。

ＤＳＰ／ＤＭＰ：デジタルシグナルプロセッサ又はデジタルメディアプロセッサは、デジタル化されたビデオ信号に対して、色再構築、デジタル圧縮、雑音低減等の様々な信号処理機能を実行する。

電力／管理：ライン電源又はバッテリからカメラに電力を供給し、電力を管理する。

センサドライブ：このブロックは、ＣＣＤベースのイメージングセンサを動作させるために必要な全ての電圧及びクロック波形を提供する。ＣＭＯＳイメージングセンサは、通常、このブロックをセンサ内に組み込み、幾つかの場合、センサを動作するために必要な全ての要素を統合する。

タイミング発生器：様々なカメラブロックを動作させるために必要な全てのタイミング及びクロック信号を提供する。

ＨＤエンコーダ：高精細テレビジョンに映像を表示するために、ＤＳＰから標準のＳＭＰＴＥフォーマットにビデオデータを符号化する。

ＮＴＳＣエンコーダ：標準のテレビジョンに映像を表示するために、ＤＳＰからＮＴＳＣフォーマットにビデオデータを符号化する。

ビデオドライブ：ビデオ信号をテレビジョンディスプレイに必要なレベルに増幅する。

ＤＶＩエンコーダ：ビデオ信号を、最新のデジタルテレビジョン及びパーソナルコンピュータで用いられている標準のＤＶＩフォーマットにシリアル化する。

ＥＥＰＲＯＭ：カメラセットアップ及び諸情報を非破壊的に保存するカメラメモリ。

オーディオコーデック：マイクロホンからの生のオーディオを含む様々なオーディオ信号をデジタル化し、圧縮し、伸長する。

オーディオ増幅器：オーディオ信号を増幅し、スピーカを駆動する。

ＭＣＵ：マスタ制御ユニット（master control unit）は、ユーザからの入力及びシーン情報に基づいて、カメラ及びレンズを制御する。動作状態をＬＣＤモニタに表示する。

ズームレンズ操作子：ユーザ入力に基づいてレンズのズーム率を制御する。

ボタン：ユーザ入力に基づいてカメラ設定を制御する。

モータドライバ：ＭＣＵによって提供された情報に基づいてフォーカス及びズームを制御する。

モータ：レンズモータは、レンズフォーカス及びズーム率を適切に調整する。

赤外線リモート受信機：赤外線受信機は、遠隔制御ユニットからのユーザセットアップ情報をＭＣＵに提供し、カメラ動作を適切に調整する。

発明の範囲及び精神から逸脱することなく、上述した好適な実施の形態の様々な適応化及び変更を構成できることは当業者にとって明らかである。本発明は、添付の特許請求の範囲から逸脱することなく、本明細書に特別に開示した形態以外の形態でも実施できることは明らかである。

従来の回路の回路図である。 利得によって、ダイナミックレンジが制限される原理を説明するグラフ図である。 本発明によって、増幅された信号を処理後にデジタル的に減衰させ、画像センサのダイナミックレンジの制限を回避する手法を説明するグラフ図である。 本発明のシステム構成のブロック図である。 本発明に基づく自動利得選択回路の簡易な回路図である。 本発明に基づく自動選択回路の一実施の形態のより詳細な回路図である。 サンプルアンドホールド段を有する本発明に基づく自動選択回路の回路図である。 本発明を好適に適用できるデジタルビデオカメラのブロック図である。

Claims (20)

1. 複数の画素を有するＣＭＯＳ画像センサ内で自動利得制御を行う列バッファにおいて、
   少なくとも１つの画素に接続された増幅器と、
   基準電圧を提供する基準電圧供給源と、
   上記基準電圧と、上記増幅器の出力とに接続された比較器とを備え、
   上記増幅器は、第１の利得レベルに設定され、該増幅器の出力が上記基準電圧を下回る場合、該第１の利得レベルの信号を出力し、該増幅器の出力が上記基準電圧を上回る場合、該増幅器は、第２の利得レベルにリセットされ、該第２の利得レベルの信号を出力する列バッファ。
2. 上記第１の利得レベルは、高利得レベルであり、上記第２の利得レベルは、低利得レベルであることを特徴とする請求項１記載の列バッファ。
3. 上記低利得レベルは、単位利得レベルであることを特徴とする請求項２記載の列バッファ。
4. 上記増幅器は、フォールデッドカスコードアーキテクチャを有する演算増幅器であることを特徴とする請求項２記載の列バッファ。
5. 上記比較器は、フォールデッドカスコードアーキテクチャを有する演算増幅器であることを特徴とする請求項４記載の列バッファ。
6. 上記増幅器の入力に接続された画素電荷蓄積コンデンサを更に備える請求項２記載の列バッファ。
7. 上記増幅器の入力に接続され、該増幅器の利得レベルを設定するスイッチトキャパシタネットワークを更に備える請求項６記載の列バッファ。
8. 上記比較器は、該比較器によって設定された利得レベルに対応する利得範囲出力信号を出力することを特徴とする請求項７記載の列バッファ。
9. 上記増幅器の出力を保存する出力保存コンデンサを更に備える請求項８記載の列バッファ。
10. 上記利得範囲出力信号を保存するラッチを更に備える請求項９記載の列バッファ。
11. 上記増幅器は、上記出力信号と、複数の基準電圧との比較に基づいて設定される複数の利得レベルを有することを特徴とする請求項１記載の列バッファ。
12. 行及び列に配列された複数の画素を有するＣＭＯＳ画像センサにおいて、
    上記画素の各列に関連付けられ、列バスを介して該画素に接続された列バッファを備え、該列バッファは、
    該列バスに接続された増幅器と、
    基準電圧を提供する基準電圧供給源と、
    上記基準電圧と、上記増幅器の出力とに接続され、利得範囲出力信号を出力する比較器とを備え、
    上記増幅器は、第１の利得レベルに設定され、該増幅器の出力が上記基準電圧を下回る場合、該第１の利得レベルの信号を出力し、該増幅器の出力が上記基準電圧を上回る場合、該増幅器は、第２の利得レベルにリセットされ、該第２の利得レベルの信号を出力するＣＭＯＳ画像センサ。
13. 上記増幅器は、上記出力信号と、複数の基準電圧との比較に基づいて設定される複数の利得レベルを有することを特徴とする請求項１２記載のＣＭＯＳ画像センサ。
14. 上記列バッファ出力に接続されたラインドライバ、プログラマブル利得増幅器及びアナログ／デジタル変換器を更に備える請求項１２記載のＣＭＯＳ画像センサ。
15. 上記アナログ／デジタル変換器に接続され、上記増幅された信号を減衰させるデジタル補正段を更に備える請求項１４記載のＣＭＯＳ画像センサ。
16. 行及び列に配列された複数の画素センサを有するＣＭＯＳ画像センサを備えるデジタルビデオカメラにおいて、該ＣＭＯＳ画像センサは、
    上記画素の各列に関連付けられ、列バスを介して該画素に接続された列バッファを備え、該列バッファは、
    該列バスに接続された増幅器と、
    基準電圧を提供する基準電圧供給源と、
    上記基準電圧と、上記増幅器の出力とに接続され、利得範囲出力信号を出力する比較器とを備え、
    上記増幅器は、第１の利得レベルに設定され、該増幅器の出力が上記基準電圧を下回る場合、該第１の利得レベルの信号を出力し、該増幅器の出力が上記基準電圧を上回る場合、該増幅器は、第２の利得レベルにリセットされ、該第２の利得レベルの信号を出力し、
    上記ＣＭＯＳ画像センサは、更に、
    上記増幅器の出力に接続されたアナログ／デジタル変換器と、
    上記アナログ／デジタル変換器に接続され、上記増幅された信号を減衰させるデジタル補正段とを備えるデジタルビデオカメラ。
17. 上記列バッファとアナログ／デジタル変換器との間に接続されたラインドライバを更に備える請求項１６記載のデジタルビデオカメラ。
18. 上記ラインドライバとアナログ／デジタル変換器との間に接続されたプログラマブル利得増幅器を更に備える請求項１７記載のデジタルビデオカメラ。
19. 上記列バスに接続された増幅器は、複数の利得レベルを有することを特徴とする請求項１８記載のデジタルビデオカメラ。
20. 上記列バッファは、各列からの出力が該列バッファにおいて多重化されるように、複数の列に接続されていることを特徴とする請求項１９記載のデジタルビデオカメラ。

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