JP2000151290A - 初段増幅回路 - Google Patents

初段増幅回路

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JP2000151290A
JP2000151290A JP10314233A JP31423398A JP2000151290A JP 2000151290 A JP2000151290 A JP 2000151290A JP 10314233 A JP10314233 A JP 10314233A JP 31423398 A JP31423398 A JP 31423398A JP 2000151290 A JP2000151290 A JP 2000151290A
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signal
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Hiroshi Ono
浩 大野
Masaaki Yokomizo
政明 横溝
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NEC Corp
NEC Telecom System Ltd
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NEC Corp
NEC Telecom System Ltd
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Abstract

(57)【要約】 【課題】 受信装置の広ダイナミックレンジ化を実現す
るとともに、バースト信号の受信時におけるような高速
応答を可能にして次世代通信網システムの受信装置に適
用することができる初段増幅回路を提供する。 【解決手段】 バースト信号に先立って受信されるプリ
アンブルビットを光信号３４としてその“Ｈ”レベルを
受信し、反転増幅器２１で増幅された出力電圧が反転入
力端子に接続されているコンパレータ３０によって第１
の閾値Ｖｔｈ１と比較される。その判別結果がシフトレ
ジスタを形成する第１および第２のＤ−ＦＦ３２、３３
のクロック入力とする。各Ｄ−ＦＦの出力端子は、第１
および第２のＳＷ２４、２６に接続されており、プリア
ンブルビットの“Ｈ”レベルが受信されるたびに反転増
幅器２１の出力電圧が第１の閾値Ｖｔｈ１を越えている
限り、順次これら帰還抵抗を接続して、反転増幅器２１
からみた帰還抵抗の抵抗値を下げることで出力電圧を下
げて、出力信号が飽和しないようにしている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は初段増幅回路に係わ
り、詳細には広ダイナミックレンジの初段増幅回路に関
する。
【０００２】
【従来の技術】近年、情報処理技術および光伝送技術の
発達にともない光伝送容量の増大化および光伝送距離の
長距離化により非常に高速な伝送速度が要求されてい
る。この大容量光伝送の一形態として種々の光伝送技術
が提案されているが、このような新しい光伝送技術の導
入にともない光受信装置にも高い光受信感度特性が要求
されている。しかし、光受信装置には局内伝送など短距
離伝送されてくる光信号や、光アンプを用いたシステム
等で自局の折り返し試験用の大信号も受信する場合があ
り、光受信装置に広範な適用範囲をもたせるために非常
に広いダイナミックレンジが必要とされている。特に、
このような光受信装置における初段増幅回路には広ダイ
ナミックレンジが要求される。
【０００３】図６は従来提案された広ダイナミックレン
ジの初段増幅回路を適用した多段構成の前置増幅回路の
構成の概要を表わしたものである。この前置増幅回路
は、３段構成となっており、初段増幅回路１０1と、第
２の増幅回路１０2と、第３の増幅回路１０3とを有して
いる。初段増幅回路１０1の出力信号は第２の増幅回路
１０2に入力され、第２の増幅回路１０2の出力信号は第
３の増幅回路１０3に入力されている。第３の増幅回路
１０3の出力信号は出力（Output）端子１１を介して外
部に出力されている。また第３の増幅回路１０3の出力
信号は、帰還抵抗１２を介して初段増幅回路１０1の入
力端子に帰還されている。この初段増幅回路１０1の入
力端子には、電源電圧ＶＣＣにそのカソード端子を接続
することで逆バイアスされているフォトダイオード（Ph
oto Diode：以下、ＰＤと略す。）１３のアノード端子
が接続されている。このような構成により、光信号１４
がＰＤ１３に入射されると、その光強度に応じて光電流
Ｉが発生し、これが初段増幅回路１０1に入力される。
初段増幅回路１０1の入出力端子間に並列に可変インピ
ーダンス回路１４が接続されている。
【０００４】初段増幅回路１０1の出力端子は、レベル
シフトアンプ１５の入力端子が接続されている。レベル
シフトアンプ１５の出力端子はピーク検出部１６および
信号合成部１７に接続されている。ピーク検出部１６は
レベルシフトアンプ１５によって増幅された出力信号の
ピーク値を検出するとともにこれを保持し、この保持し
ているピーク値を信号合成部１７に通知することができ
るようになっている。信号合成部１７は、レベルシフト
アンプ１５によって増幅された出力信号と、ピーク検出
部１６から通知されたピーク値とを合成し、可変インピ
ーダンス回路１４に供給する。
【０００５】このような構成の前置増幅回路では、たと
えばパルス状の入力光１４がＰＤ１３に入射されると、
その光強度に応じた振幅の光電流Ｉがパルス状に発生
し、これが初段増幅回路１０1に入力される。入力のパ
ルス信号は、初段増幅回路１０1、第２の増幅回路１０2
および第３の増幅回路１０3でそれぞれ増幅されるが、
その際、可変インピーダンス回路１４によりパルス信号
“１／０”の“０”レベル付近の増幅利得が高くなるの
が防止されるようになっている。すなわち、可変インピ
ーダンス回路１４の出力信号と初段増幅回路１０1の出
力信号との和は、レベルシフトアンプ１５によって微増
幅され、ピーク検出部１６によってそのピーク値の検出
と保持が行われる。信号合成部１７では、そのピーク値
とレベルシフトアンプによって微増幅された信号を合成
し、可変インピーダンス回路１４に供給することによっ
て、入力が“０”レベルでも可変インピーダンス回路１
４の抵抗値の増大を抑圧するようにすることで、入力の
パルス信号“１／０”の“０”レベル付近の増幅利得が
高くなるのを抑える。このように、初段増幅回路１０1
を高ダイナミックレンジ化することによって、出力端子
１１から出力されるパルス幅の変動を防止している。
【０００６】このような前置増幅回路および初段増幅回
路に関する技術は、たとえば特開平７−３８３４２号公
報「プリアンプ」に開示されている。
【０００７】
【発明が解決しようとする課題】次世代通信網であるフ
ァイバ・ツー・ザ・ホーム（Fiber-To-The-Home：ＦＴ
ＴＨ）システムを構成する光ファイバによるネットワー
クの１つとして、たとえば受動型光ネットワーク（Pass
ive Optical Network：以下、ＰＯＮと略す。）システ
ムがある。このＰＯＮシステムでは、バースト信号の送
受信が行われ、光カプラを用いて構成されたスター型ネ
ットワーク上の遠距離および近距離さまざまに位置する
子局からバースト信号を受信する。したがって、受信し
た信号が大信号あるいは小信号にかかわらず適正な受信
を行わなければならない受信装置に高ダイナミックレン
ジ化が要求される。さらに、送受されるバースト信号を
正確に通信するために、その受信装置にはバースト信号
に対応する高速応答が要求される。さらに、後段に接続
されるディジタルＰＬＬ（Phase Locked Loop）などを
用いたクロックリカバリに対して、高速引き込みや引き
込みエラーを無くすためにも受信データのデューティ比
の変動を抑える必要がある。
【０００８】しかしながら従来の特開平７−３８３４２
号公報に開示されているような広ダイナミックレンジの
初段増幅回路では、アナログ回路で構成された帰還型の
自動利得制御（Automatic Gain Control：ＡＧＣ）によ
るものであるため、ループ時定数の制約で高速応答に限
界がある。したがって、高速なバースト信号に対応させ
ることができないという問題がある。
【０００９】そこで本発明の目的は、受信装置の広ダイ
ナミックレンジ化を実現するとともに、バースト信号の
受信時におけるような高速応答を可能にして次世代通信
網システムの受信装置に適用することができる初段増幅
回路を提供することにある。
【００１０】
【課題を解決するための手段】請求項１記載の発明で
は、（イ）入力電流を増幅する増幅回路と、（ロ）この
増幅回路の入出力端子間に接続されている帰還抵抗と、
（ハ）抵抗とこれに直列接続されたスイッチとからなり
帰還抵抗と並列接続された複数の帰還回路と、（ニ）増
幅回路によって増幅された出力信号が所定の閾値を超え
ているか否かを判別する判別回路と、（ホ）この判別回
路によって増幅回路で増幅された出力信号が所定の閾値
を越えていると判別されているときこの所定の閾値を越
えなくなるまで帰還抵抗と複数の帰還回路との合成され
た抵抗値を順次低下させるようにスイッチを開閉制御す
る帰還抵抗制御回路とを初段増幅回路に具備させる。
【００１１】すなわち請求項１記載の発明では、入力電
流を増幅する増幅回路の入出力端子間に帰還抵抗を接続
し、さらにこの帰還抵抗と並列に複数の帰還回路を接続
する。各帰還回路は、抵抗とこれに直列接続されたスイ
ッチからなる。増幅回路によって増幅された出力信号は
判別回路で所定の閾値を超えているか否かが判別され、
所定の閾値を超えていると判別されるときにこの所定の
閾値を越えなくなるまで帰還抵抗制御回路で順次帰還回
路の各抵抗を帰還抵抗と並列接続させることによって帰
還抵抗と前記複数の帰還回路との合成された抵抗値を低
下させるようにようにスイッチの開閉制御を行うように
している。
【００１２】請求項２記載の発明では、（イ）入力電流
を増幅する増幅回路と、（ロ）この増幅回路の入出力端
子間に接続されている帰還抵抗と、（ハ）抵抗とこれに
直列接続されたスイッチとからなり帰還抵抗と並列接続
された複数の帰還回路と、（ニ）増幅回路によって増幅
された出力信号が所定の閾値を超えているか否かを判別
する判別回路と、（ホ）帰還回路と同数の段数で、判別
回路の判別結果に同期した各段の出力信号に基づいて増
幅回路で増幅された出力信号が所定の閾値を超えなくな
るまで帰還抵抗と帰還回路との合成された抵抗値を順次
低下させるように帰還回路のスイッチの開閉を行わせる
シフトレジスタ回路と、（ヘ）増幅回路によって増幅さ
れた出力信号の受信完了を検出することによってこのシ
フトレジスタ回路の各段の出力信号を初期化する初期化
回路とを初段増幅回路に具備させる。
【００１３】すなわち請求項２記載の発明では、入力電
流を増幅する増幅回路の入出力端子間に帰還抵抗を接続
し、さらにこの帰還抵抗と並列に複数の帰還回路を接続
する。各帰還回路は、抵抗とこれに直列接続されたスイ
ッチからなる。増幅回路によって増幅された出力信号は
判別回路で所定の閾値を超えているか否かが判別され、
帰還回路と同数の段数のシフトジレジスタ回路にはこの
判別結果に同期した各段の出力信号に基づいて帰還回路
のスイッチの開閉を行うことによって帰還回路の各抵抗
と帰還抵抗とを並列接続させるようにしている。また初
期化回路で増幅回路によって増幅された出力信号の受信
完了を検出することによってシフトレジスタ回路の各段
の出力信号を初期化させるようにしている。
【００１４】請求項３記載の発明では、請求項１または
請求項２記載の初段増幅回路で、受信される光信号をそ
の強度に応じた電流値の光電流に変換する光電変換素子
を備え、入力電流はこの光電変換素子によって変換され
た光電流であることを特徴としている。
【００１５】すなわち請求項３記載の発明では、受信さ
れる光信号をその強度に応じた電流値の光電流に変換す
る光電変換素子を設け、増幅回路にはこの光電流を入力
するようにしている。これにより、光信号の受信を行う
光通信システムの光受信装置にもこの広ダイナミックレ
ンジで、高速応答が可能な初段増幅回路を適用すること
ができるようになる。
【００１６】請求項４記載の発明では、請求項３記載の
初段増幅回路で、光電変換素子はバーストデータを受信
し、比較回路はこのバーストデータに先立って受信され
るプリアンブルビットの“Ｈ”レベルと所定の閾値とを
比較することを特徴としている。
【００１７】すなわち請求項４記載の発明では、光電変
換素子はバーストデータを受信し、比較回路はこのバー
ストデータに先立って受信されるプリアンブルビットの
“Ｈ”レベルと所定の閾値とを比較するようにしている
ので、特別な付加装置あるいはプロトコルを設けること
なく、次世代通信網などで用いられるバースト信号に対
して適用することができるようになる。
【００１８】請求項５記載の発明では、請求項４記載の
初段増幅回路で、帰還抵抗および帰還回路の数Ｎに対し
てプリアンブルビットは少なくとも“２×（Ｎ−１）”
ビットであることを特徴としている。
【００１９】すなわち請求項５記載の発明では、帰還抵
抗および帰還回路の数Ｎに対してプリアンブルビットは
少なくとも“２×（Ｎ−１）”ビットにすることによっ
て、最適なダイナミックレンジの設定を、できるだけ構
成を簡素化して装置の小型化に貢献できるようになる。
【００２０】
【発明の実施の形態】
【００２１】
【実施例】以下実施例につき本発明を詳細に説明する。
【００２２】図１は本発明の一実施例における初段増幅
回路の構成の概要を表わしたものである。この初段増幅
回路は、入射された光パワーに応じて光電流を発生させ
るＰＤ２０と、光通信用受信回路として一般的に用いら
れる反転増幅器２１とを備えている。ＰＤ２０のカソー
ド端子は電源電圧ＶＣＣに接続され、ＰＤ２０のアノー
ド端子は反転増幅器２１の入力端子に接続されている。
反転増幅器２１の出力端子は、出力（Output）端子２２
に接続されている。この反転増幅器２１の入出力端子間
にはこの反転増幅器２１と並列に第１の帰還抵抗２３が
接続されている。したがって、出力端子２２からＰＤ２
０によって入射された光信号によって発生した光電流
は、電圧値に変換された出力信号として出力される。
【００２３】第１の帰還抵抗２３と並列に、第１のスイ
ッチ（SWitch：以下、ＳＷと略す。）２４と第２の帰還
抵抗２５が直列に接続された帰還回路が接続されてい
る。第１のＳＷ２４を“オン”することによって、第２
の帰還抵抗２５を介して反転増幅器２１の入出力端子間
を接続することができ、第１のＳＷ２４を“オフ”する
ことによって第２の帰還抵抗２５を介した反転増幅器２
１の入出力端子間の接続を切断することができるように
なっている。またさらに第２のＳＷ２６と第３の帰還抵
抗２７が直列に接続された別の帰還回路が、第１の帰還
抵抗２３と並列に接続されている。第２のＳＷ２６を
“オン”することによって、第３の帰還抵抗２７を介し
て反転増幅器２１の入出力端子間を接続することがで
き、第２のＳＷ２６を“オフ”することによって第３の
帰還抵抗２７を介した反転増幅器２１の入出力端子間の
接続を切断することができるようになっている。このよ
うに反転増幅器２１からみると第１の帰還抵抗２３の他
に、第１および第２のＳＷ２４、２６によって適宜複数
の補助帰還抵抗が接続あるいは切断される。
【００２４】反転増幅器２１の出力端子には、第２およ
び第３の帰還抵抗２５、２７それぞれ直列に接続された
第１および第２のＳＷ２４、２６を個別に“オン”およ
び“オフ”の制御を行う帰還抵抗制御回路２８が接続さ
れいる。この帰還抵抗制御回路２８には、リセット入力
（Reset）端子２９を介して外部からリセット信号が入
力され、このリセット信号が入力されると、帰還抵抗制
御回路２８が初期化されるようになっている。
【００２５】帰還抵抗制御回路２８は、オペアンプによ
って構成されているヒステリシス付きのコンパレータ３
０を備えている。コンパレータ３０の反転入力端子は、
反転増幅器２１の出力端子に接続されている。コンパレ
ータ３０の非反転入力端子は、比較時における閾値を決
定するための基準電圧である参照電圧Ｖｒｅｆの直流電
源３１の正極側に接続されている。この直流電源３１の
負極側は接地されている。コンパレータ３０は、参照電
圧Ｖｒｅｆに基づいて、２つの閾値、すなわち反転増幅
器２１の出力信号について、論理レベル“Ｈ”を判定す
るための第１の閾値Ｖｔｈ１と、論理レベル“Ｌ”を判
定するための第２の閾値Ｖｔｈ２とを生成することがで
きるようになっている。したがって、反転増幅器２１の
出力電圧が論理レベル“Ｈ”であるか否かを判定すると
きには第１の閾値Ｖｔｈ１を超えたか否かで判別し、論
理レベル“Ｌ”であるか否かを判定するときには第２の
閾値Ｖｔｈ２を越えていないか否かで判別する。このよ
うに２つの閾値を有することで、論理レベル“Ｈ”から
“Ｌ”に遷移するときと、論理レベル“Ｌ”から“Ｈ”
に遷移するときにヒステリシスを有することになるの
で、反転増幅器２１の出力信号にリンギングが生じて
も、コンパレータ３０の出力にその影響を反映させるこ
となく誤動作を防止する。
【００２６】コンパレター３０の出力端子は、第１およ
び第２の遅延型フリップフロップ（Delayed-Flip Flo
p：以下、Ｄ−ＦＦと略す。）３２、３３のクロック入
力（Ｃ）端子に接続されている。第１のＤ−ＦＦ３２の
データ入力（Ｄ）端子は、電源電圧ＶＣＣに接続されて
おり、定常的に論理レベル“Ｈ”が入力されるようにな
っている。また出力（Ｑ）端子は第２のＤ−ＦＦ３３の
Ｄ端子に接続され、第１および第２のＤ−ＦＦ３２、３
３のＣ端子にコンパレータ３０から論理レベル“Ｈ”が
入力されたときには、第２のＤ−ＦＦ３３のＤ端子に第
１のＤ−ＦＦ３２のＱ端子の論理レベルを入力する。す
なわち、第１および第２のＤ−ＦＦ３２、３３の２段構
成で、コンパレータ３０の出力信号をクロック入力とす
るシフトレジスタを形成している。
【００２７】第１のＤ−ＦＦ３２のＱ端子は、第１のＳ
Ｗ２４にも接続されており、Ｑ端子が論理レベル“Ｈ”
のときに第１のＳＷ２４を“オン”にし、第２の帰還抵
抗２５を介して反転増幅器２１の入出力端子間を接続さ
せることができる。一方、第１のＤ−ＦＦ３２のＱ端子
から出力される信号が論理レベル“Ｌ”のときには第１
のＳＷ２４を“オフ”にし、第２の帰還抵抗２５を介し
た反転増幅器２１の入出力端子間の電気的接続を切断す
ることができる。さらに、第２のＤ−ＦＦ３３のＱ端子
は、第２のＳＷ２６に接続されており、このＱ端子が論
理レベル“Ｈ”のときに第３の帰還抵抗２７を介して反
転増幅器２１の入出力端子間を接続させることができ
る。一方、第２のＤ−ＦＦ３３のＱ端子から出力される
信号が論理レベル“Ｌ”のときには第２のＳＷ２６を
“オフ”にし、第３の帰還抵抗２７を介した反転増幅器
２１の入出力端子間の電気的接続を切断することができ
る。また、第１および第２のＤ−ＦＦ３２、３３のリセ
ット（Ｒ）端子はリセット入力端子２９と接続され、外
部からのリセット信号により第１および第２のＤ−ＦＦ
３２、３３は強制的に初期化され、それぞれのＱ端子を
論理レベル“Ｌ”に設定する。これにより、リセット信
号の入力により、第１および第２のＳＷ２４、２６は
“オフ”となり、第２および第３の帰還抵抗を介した反
転増幅器２１の入出力端子間の接続は切断される。
【００２８】本実施例における初段増幅回路では、光信
号３４がディジタル通信データで、かつバースト信号と
してＰＤ２０で受信される。このようなバースト信号
は、通常ディジタルデータをシリアルに伝達するために
本来の伝達情報であるバーストデータの一群を識別する
ために、バースト信号に先立ってプリアンブルビットが
付加されている。プリアンブルビットは、送受信装置間
でビットデータ“１”とビットデータ“０”とを予め決
められたビット数分だけ繰り返されて伝送され、主に互
いの同期をとるために用いられる。このようなプリアン
ブルビットの消失は、送受信間で同期をとることができ
れば許容することができる。
【００２９】上述したような構成の初段増幅回路では、
まず外部からリセット入力端子を介してリセット信号が
入力されて帰還抵抗制御回路２８が初期化される。第１
および第２のＤ−ＦＦ３２、３３のＱ端子が論理レベル
“Ｌ”に設定されるため、第１および第２のＳＷ２４、
２６は”オフ”となる。このリセット信号の入力により
反転増幅器２１の帰還抵抗としては第１の帰還抵抗２３
のみの状態になる。そして、ＰＤ２０にパルス状の光信
号３４が入射されるとその“Ｈ”レベルおよび“Ｌ”レ
ベルにおける受光パワーに応じた光電流Ｉ1が生成され
る。その際、第１の帰還抵抗２３の抵抗値をＲｆ1とす
ると、反転増幅器２１の出力端子には“Ｒｆ1×Ｉ1”の
電圧降下を生じる。たとえば、第１の帰還抵抗２１の抵
抗値Ｒｆ 1を“４０キロオーム（ＫΩ）”、光電流Ｉ1を
“５マイクロアンペア（μＡ）”とすると、“０．２
Ｖ”の電圧降下を生じることになる。
【００３０】反転増幅器２１の出力信号は、コンパレー
タ３０に入力され、第１の閾値Ｖｔｈ１および第２の閾
値Ｖｔｈ２と比較される。上述したプリアンブルビット
によってパルス状に光信号３４が入射されるため、その
パルスの“Ｈ”レベルに対応した反転増幅器２１の出力
は反転され、かつコンパレータ３０の反転入力端子に入
力されるためその出力電圧は第１の閾値Ｖｔｈ１と比較
され、これを超えたときには、コンパレータ３０の出力
は論理レベル“Ｈ”になる。たとえばコンパレータ３０
で参照電圧Ｖｒｅｆに基づいて第１の閾値Ｖｔｈ１を、
無信号入力時の反転増幅器２１の出力電圧より“０．４
Ｖ”低い電圧として設定しておけば、第１の帰還抵抗２
３の抵抗値Ｒｆ1が“４０キロオーム（ＫΩ）”とする
と、光電流Ｉ1は“１０マイクロアンペア（μＡ）”を
越えた場合、反転増幅器２１の出力電圧が第１の閾値Ｖ
ｔｈ１を越えるため、コンパレータ３０の出力が反転
し、これがシフトレジスタクロックとして第１のＤ−Ｆ
Ｆ３２のＣ端子に入力され、そのＱ端子を論理レベル
“Ｌ”から“Ｈ”に変化させる。
【００３１】プリアンブルビットとして入射された光信
号３４のパルスの“Ｌ”レベルに対応した反転増幅器２
１の出力は反転され、かつコンパレータ３０の反転入力
端子に入力されるためその出力電圧は第２の閾値Ｖｔｈ
２と比較され、これを超えないときには、コンパレータ
３０の出力は論理レベル“Ｌ”になる。このようなコン
パレータ３０の出力は、プリアンブルビットに対応して
パルス状になり、シフトレジスタのクロック信号とし
て、第１および第２のＤ−ＦＦ３２、３３のＣ端子に入
力される。
【００３２】まず最初のシフトレジスタクロックの
“Ｈ”レベルが第１のＤ−ＦＦ３２のＣ端子に入力され
ると、Ｄ端子に電源電圧ＶＣＣが接続されているため、
Ｑ端子は論理レベル“Ｌ”から“Ｈ”に変化し、第１の
ＳＷ２４を“オフ”から“オン”にする。反転増幅器２
１の入出力端子間は、第１および第２の帰還抵抗２３、
２５が並列に接続されることなり、反転増幅器２１にと
ってこれら帰還抵抗の合成抵抗値が小さくなったことに
なる。これにより、反転増幅器２１の出力電圧も小さく
なる。次に、コンパレータ３０で第２の閾値Ｖｔｈ２と
比較されてコンパレータ３０からシフトレジスタクロッ
クの“Ｌ”レベルが第２のＤ−ＦＦ３２のＣ端子に入力
されるが、このときはシフトレジスタは動作しない。
【００３３】次のプリアンブルビットでは、反転増幅器
２１の帰還抵抗が小さくなっているので、プリアンブル
ビットの“Ｈ”レベルに対応した出力電圧がコンパレー
タ３０で、第１の閾値Ｖｔｈ１と比較される。ここで、
第１の閾値Ｖｔｈ１を越えたときには、再びシフトレジ
スタクロック入力となるので、第１のＤ−ＦＦ３２のＱ
端子のデータが第２のＤ−ＦＦ３３のＤ端子に入力さ
れ、第２のＳＷ２６を“オフ”から“オン”にする。す
なわち、反転増幅器２１の帰還抵抗は第１〜第３の帰還
抵抗２３、２５、２７が並列接続された合成抵抗分とな
り、さらに反転増幅器２１から見た帰還抵抗を下げて出
力電圧を下げるようにする。これに対して、コンパレー
タ３０で第１の閾値Ｖｔｈ１を越えないときには、この
状態が最適な受信レンジであるとして、シフトレジスタ
クロック入力が行われず、そのまま第２のＳＷ２４を
“オン”、第３のＳＷ２６を“オフ”のまま、バースト
信号の受信を行う。なお、外部には図示しないリセット
信号生成部を有しており、出力端子２２からバースト信
号の受信が完了したことを検出して、リセット入力端子
２９に対して入力するリセット信号を生成することがで
きるようになっている。これにより、バースト信号を受
信するたびに最適な帰還抵抗の設定を行う。
【００３４】このようにプリアンブルビットの論理レベ
ル“Ｈ”である光信号３４によって生成された光電流Ｉ
1に応じて増幅された出力電圧をコンパレータ３０で比
較して、反転増幅器２１の帰還抵抗の接続および切断を
行うことによって、最適な利得が得られるようにしてい
る。これにより、広ダイナミックレンジ化を実現すると
ともに、高速応答による出力信号のデューティ比劣化を
回避している。
【００３５】図２は本実施例における初段増幅回路の入
出力特性の概要を表わしたものである。この入出力特性
４０は、横軸に光信号３４の入射によってＰＤ２０で生
成された光電流Ｉ1を対数表示し、縦軸には出力端子２
２から出力される出力電圧を対数表示したものである。
また、図１に示した初段増幅回路の反転増幅器２１の帰
還抵抗の大きさに応じて、入出力特性を示している。す
なわち、第１および第２のＳＷ２４、２６がともに“オ
フ”のときは、第１の帰還抵抗２３のみが反転増幅器２
１の入出力端子間を接続することになるので、反転増幅
器２１にとっては帰還抵抗が最大となる。したがって、
特性線４１に示すように、利得が最大となる。また、第
１のＳＷ２４が“オン”で、第２のＳＷ２６が“オフ”
のときには、第１および第２の帰還抵抗２３、２５が反
転増幅器２１の入出力端子間を接続することになるの
で、反転増幅器２１にとっては帰還抵抗が小さくなるこ
とから、出力電圧も低くすることができる（特性線４
２）。さらに、第１および第２のＳＷ２４、２６が“オ
ン”のときには第１〜第３の帰還抵抗２３、２５、２７
が反転増幅器２１の入出力端子間を接続することになる
ので、反転増幅器２１にとっての帰還抵抗は最小とな
り、出力電圧をさらに最も低く抑えることができる（特
性線４３）。
【００３６】したがって、ＰＤ２０によって生成される
入力電流の電流値がＩ2を越えない範囲までは、第１お
よび第２のＳＷ２４、２６は“オフ”のままでも反転増
幅器２１の出力は飽和することがない。しかし、入力電
流の電流値がＩ2からＩ3までの範囲にあるときには、ま
ず入力電流がＩ2を越えたときには反転増幅器２１の出
力は飽和してしまうものとして、一旦第１のＳＷ２４を
“オン”にする。これにより、反転増幅器２１の出力電
圧が飽和する直前に、反転増幅器２１の帰還抵抗を下げ
ることができるので特性線４２に示すようにその出力電
圧を下げることができる。この範囲の入力電流であれ
ば、その後第１および第２のＳＷ２４、２６を制御する
必要がない。さらに、入力電流がＩ3を越えているとき
には、まずそれより低い電流値Ｉ2を越えたときに，第
１のＳＷ２４を“オン”にし、特性線４２に示すように
一旦出力電圧を下げる。しかし、それでも反転増幅器２
１の出力電圧が飽和することになるため、再び第２のＳ
Ｗ２６を“オン”にし、特性線４３に示すように再び出
力電圧を下げる。このように、受信レベルに応じて適切
に帰還抵抗を小さくすることによって、反転増幅器２１
の出力電圧が飽和しないようにすることができ、利得を
最適に設定して広ダイナミックレンジ化を実現すること
ができる。
【００３７】次に、本実施例における初段増幅回路の帰
還抵抗の制御を行う帰還抵抗制御回路２８の各部の動作
を、光信号が“小レベル”、“中レベル”、“大レベ
ル”のときについて、それぞれ図３〜図５を参照しなが
ら説明する。図３では光信号が“小レベル”であるとし
て第１および第２のＳＷ２４、２６を”オフ”にして、
第１の帰還抵抗２３のみで反転増幅器２１の帰還抵抗と
して利得を最大にする場合を示す。これに対して図４で
は、光信号が“中レベル”であるとして、第１のＳＷ２
４のみを”オン”にして利得を下げて反転増幅器２１の
出力電圧を下げるような光入力信号である場合を示す。
また図５では光信号が“大レベル”であるとして、第１
および第２のＳＷ２４、２６を”オン”にして利得が最
小にすることで反転増幅器２１の出力電圧をさらに下げ
る場合を示す。以下では、プリアンブルビットとして
“１０１０１０”の６ビットがバーストデータに先立っ
て付加されているものとする。
【００３８】図３は光信号が“小レベル”のときの帰還
抵抗制御回路２８の各部における動作波形の概要を表わ
しものである。すなわち同図（ａ）はリセット入力端子
２９を介して外部から入力されるリセット信号のタイミ
ングチャートである。また、同図（ｂ）はこの時間経過
に合わせてＰＤ２０によって生成された光電流を光入力
信号として縦軸に光電流の大きさを示したタイミングチ
ャートである。同図（ｃ）は同様に時間経過に合わせて
コンパレータ３０に入力される反転増幅器２１の出力信
号の電圧値を縦軸に示したタイミングチャートである。
また、コンパレータ３０の第１の閾値Ｖｔｈ１および第
２の閾値Ｖｔｈ２も示しており、この第１の閾値Ｖｔｈ
１と第２の閾値Ｖｔｈ２との差分領域（破線部）は、コ
ンパレータ３０が有するヒステリシスとなる。同図
（ｄ）はコンパレータ３０の出力信号のタイミングチャ
ートである。同図（ｅ）は第１のＤ−ＦＦ３２のＱ端子
から出力される第１のＳＷ２４の“オン”あるいは“オ
フ”を通知する第１のＳＷ制御信号のタイミングチャー
トである。同図（ｆ）は第２のＤ−ＦＦ３３のＱ端子か
ら出力される第２のＳＷ２６の“オン”あるいは“オ
フ”を通知する第２のＳＷ制御信号のタイミングチャー
トである。
【００３９】上述した図示しないリセット信号生成部か
らリセット入力端子２９を介してリセット信号が入力さ
れると（波形５０）、その立ち上がりに同期して第１お
よび第２のＤ−ＦＦ３２、３３のＱ端子は不定データ５
１1、５１2から論理レベル“Ｌ”に初期化される（波形
５２、５３）。プリアンブルビット５４は、反転増幅器
２１によって反転出力される（波形５５）。ここで、Ｐ
Ｄ２０で生成された光電流の電流値がＩAであり、この
光電流が入力された反転増幅器２１ではその出力電圧が
ＶAであるとする。この出力電圧ＶAは第１の閾値Ｖｔｈ
１を越えていないため、コンパレータ出力信号は“Ｌ”
のままである（波形５６）。したがって、第１および第
２のＤ−ＦＦ３２、３３のＣ端子にも論理レベル“Ｌ”
が入力されるためシフトレジスタが動作せず、その出力
である第１および第２ののＳＷ制御信号も“Ｌ”のまま
である（波形５２、５３）。光入力信号としてプリアン
ブルビット５４に続いて入力されるバースト信号５７
は、第１の帰還抵抗２３のみが帰還抵抗とした反転増幅
器２１によって増幅されて出力端子２２から出力される
（出力信号５８）。すなわち、最大ゲインで信号受信を
行う。バースト信号の受信が完了すると、図示しないリ
セット信号生成部によって生成されたリセット信号が入
力されて、帰還抵抗制御回路２８は初期化される。
【００４０】図４は光信号が“中レベル”のときの帰還
抵抗制御回路２８の各部における動作波形の概要を表わ
しものである。図４（ａ）はリセット入力端子２９を介
して外部から入力されるリセット信号のタイミングチャ
ートである。また、同図（ｂ）はこの時間経過に合わせ
てＰＤ２０によって生成された光電流を光入力信号とし
て縦軸に光電流の大きさを示したタイミングチャートで
ある。同図（ｃ）は同様に時間経過に合わせてコンパレ
ータ３０に入力される反転増幅器２１の出力信号の電圧
値を縦軸に示したタイミングチャートである。また、コ
ンパレータ３０の第１の閾値Ｖｔｈ１および第２の閾値
Ｖｔｈ２も示しており、この第１の閾値Ｖｔｈ１と第２
の閾値Ｖｔｈ２との差分領域（破線部）は、コンパレー
タ３０が有するヒステリシスとなる。同図（ｄ）はコン
パレータ３０の出力信号のタイミングチャートである。
同図（ｅ）は第１のＤ−ＦＦ３２のＱ端子から出力され
る第１のＳＷ２４の“オン”あるいは“オフ”を通知す
る第１のＳＷ制御信号のタイミングチャートである。同
図（ｆ）は第２のＤ−ＦＦ３３のＱ端子から出力される
第２のＳＷ２６の“オン”あるいは“オフ”を通知する
第２のＳＷ制御信号のタイミングチャートである。
【００４１】図示しないリセット信号生成部からリセッ
ト入力端子２９を介してリセット信号が入力されると
（波形６０）、その立ち上がりに同期して第１および第
２のＤ−ＦＦ３２、３３のＱ端子は不定データ５１1、
５１2から論理レベル“Ｌ”に初期化される（波形６
１、６２）。プリアンブルビット５４は、反転増幅器２
１によって反転出力される（波形６３）。ここで、ＰＤ
２０で生成された光電流の電流値がＩBであり、この光
電流が入力された反転増幅器２１ではその出力電圧がＶ
B0であるとする。この出力電圧ＶB0は第１の閾値Ｖｔｈ
１を越えたため、コンパレータ出力信号は“Ｈ”となる
（波形６４）。したがって、第１のＤ−ＦＦ３２のＣ端
子にも論理レベル“Ｈ”が入力されるため、そのＱ端子
には“Ｈ”レベルが出力される。そして、第１のＳＷ制
御信号が“Ｈ”レベルとなって（波形６１）、第１のＳ
Ｗ２４を“オン”にする。これにより、反転増幅器２１
の帰還抵抗は、第１の帰還抵抗２３と第２の帰還抵抗２
５とが並列接続された合成抵抗となり、反転増幅器２１
からみた帰還抵抗の抵抗値は小さくなる。したがって、
反転増幅器２１の出力電圧も小さくなり、図４では出力
電圧ＶB1になったものとする（波形６３）。
【００４２】出力電圧がＶB0からＶB1に遷移する途中
で、論理レベル“Ｌ”を判定するための第２の閾値Ｖｔ
ｈ２を越えなくなるため、コンパレータ３０の出力信号
は“Ｌ”となる（波形６４）。この第１のＳＷ２４のみ
が“オン”である状態の利得では、反転増幅器２１の出
力が飽和することがなくなる。したがって、次のプリア
ンブルビットの論理レベル“Ｈ”のときでも第１および
第２のＤ−ＦＦ３２、３３のＣ端子にはクロック入力が
行われないため、シフトレジスタが動作せず、その出力
である第１のＳＷ制御信号は“Ｈ”のまま（波形６
１）、第２のＳＷ制御信号は“Ｌ”のままである（波形
６２）。光入力信号としてプリアンブルビット５４に続
いて入力されるバースト信号５７は、第１および第２の
帰還抵抗２３、２５のみが帰還抵抗とした反転増幅器２
１によって増幅されて出力端子２２から出力される（出
力信号５８）。バースト信号の受信が完了すると、図示
しないリセット信号生成部によって生成されたリセット
信号が入力されて、帰還抵抗制御回路２８は初期化され
る。
【００４３】図５は光信号が“大レベル”のときの帰還
抵抗制御回路２８の各部における動作波形の概要を表わ
しものである。図５（ａ）はリセット入力端子２９を介
して外部から入力されるリセット信号のタイミングチャ
ートである。また、同図（ｂ）はこの時間経過に合わせ
てＰＤ２０によって発生した光電流を光入力信号として
縦軸に光電流の大きさを示したタイミングチャートであ
る。同図（ｃ）は同様に時間経過に合わせてコンパレー
タ３０に入力される反転増幅器２１の出力信号の電圧値
を縦軸に示したタイミングチャートである。また、コン
パレータ３０の第１の閾値Ｖｔｈ１および第２の閾値Ｖ
ｔｈ２も示しており、この第１の閾値Ｖｔｈ１と第２の
閾値Ｖｔｈ２との差分領域（破線部）は、コンパレータ
３０が有するヒステリシスとなる。同図（ｄ）はコンパ
レータ３０の出力信号のタイミングチャートである。同
図（ｅ）は第１のＤ−ＦＦ３２のＱ端子から出力される
第１のＳＷ２４の“オン”あるいは“オフ”を通知する
第１のＳＷ制御信号のタイミングチャートである。同図
（ｆ）は第２のＤ−ＦＦ３３のＱ端子から出力される第
２のＳＷ２６の“オン”あるいは“オフ”を通知する第
２のＳＷ制御信号のタイミングチャートである。
【００４４】図示しないリセット信号生成部からリセッ
ト入力端子２９を介してリセット信号が入力されると
（波形７０）、その立ち上がりに同期して第１および第
２のＤ−ＦＦ３２、３３のＱ端子は不定データ５１1、
５１2から論理レベル“Ｌ”に初期化される（波形７
１、７２）。プリアンブルビット５４は、反転増幅器２
１によって反転出力される（波形７３）。ここで、ＰＤ
２０で生成された光電流の電流値がＩCであり、この光
電流が入力された反転増幅器２１ではその出力電圧がＶ
C0であるとする。この出力電圧ＶC0は第１の閾値Ｖｔｈ
１を越えたため、コンパレータ出力信号は“Ｈ”となる
（波形７４）。したがって、第１のＤ−ＦＦ３２のＣ端
子にも論理レベル“Ｈ”が入力されるため、そのＱ端子
には“Ｈ”レベルが出力される。そして、第１のＳＷ制
御信号が“Ｈ”レベルとなって（波形７１）、第１のＳ
Ｗ２４を“オン”にする。これにより、反転増幅器２１
の帰還抵抗は、第１の帰還抵抗２３と第２の帰還抵抗２
５との合成抵抗となり、反転増幅器２１からみた帰還抵
抗の抵抗値は小さくなる。したがって、反転増幅器２１
の出力電圧も小さくなり、図５では出力電圧ＶC1になっ
たものとする（波形７３）。
【００４５】出力電圧がＶC0からＶC1に遷移する途中
で、論理レベル“Ｈ”を判定するための第１の閾値Ｖｔ
ｈ１および論理レベル“Ｌ”を判定するための第２の閾
値Ｖｔｈ２を越えているため、コンパレータ３０の出力
信号は“Ｈ”のままである（波形７４）。この第１のＳ
Ｗ２４のみが“オン”である状態の利得では、反転増幅
器２１の出力が飽和することになるため、次のプリアン
ブルビットの論理レベル“Ｈ”のときに、第１および第
２のＤ−ＦＦ３２、３３のＣ端子にはクロック入力が行
われて、シフトレジスタが動作する。すなわち、第１お
よび第２のＤ−ＦＦ３２、３３のＱ端子は、それぞれ
“Ｈ”となる。したがって、第１および第２の制御信号
は“Ｈ”レベルとなり、第１および第２のＳＷ２４、２
６を“オン”にする。これにより、反転増幅器２１の帰
還抵抗は、第１の帰還抵抗２３と第２の帰還抵抗２５と
第３の帰還抵抗２７との合成抵抗となり、反転増幅器２
１からみた帰還抵抗の抵抗値はさらに小さくなる。した
がって、反転増幅器２１の出力電圧もさらに小さくな
り、図５では出力電圧ＶC2になったものとする（波形７
３）。
【００４６】出力電圧がＶC1からＶC2に遷移する途中
で、論理レベル“Ｌ”を判定するための第２の閾値Ｖｔ
ｈ２を越えなくなるため、コンパレータ３０の出力信号
は“Ｌ”となる（波形７４）。この第１および第２のＳ
Ｗ２４、２６が“オン”である状態の利得では、反転増
幅器２１の出力が飽和することがなくなる。したがっ
て、次のプリアンブルビットの論理レベル“Ｈ”のとき
でも第１および第２のＤ−ＦＦ３２、３３のＣ端子には
クロック入力が行われないため、シフトレジスタが動作
せず、その出力である第１および第２のＳＷ制御信号は
“Ｈ”のままである（波形７１、７２）。光入力信号と
してプリアンブルビット５４に続いて入力されるバース
ト信号５７は、第１〜第３の帰還抵抗２３、２５、２７
が帰還抵抗とした反転増幅器２１によって増幅されて出
力端子２２から出力される（出力信号５８）。すなわ
ち、最小ゲインで信号受信を行う。バースト信号の受信
が完了すると、図示しないリセット信号生成部によって
生成されたリセット信号が入力されて、帰還抵抗制御回
路２８は初期化される。
【００４７】これまで説明したように本実施例における
初段増幅回路は、バーストデータの先頭に付加されてい
るプリアンブルビットの振幅レベルをディジタル的に判
別して、並列に接続された複数の帰還抵抗を順次接続さ
せることで、最適なゲインを得るとともに高速応答の広
ダイナミックレンジの初段増幅回路を実現している。す
なわち、バースト信号に先立って受信されるプリアンブ
ルビットを光信号３４としてその“Ｈ”レベルを受信
し、反転増幅器２１で増幅された出力電圧が反転入力端
子に接続されているコンパレータ３０によって第１の閾
値Ｖｔｈ１と比較される。反転増幅器２１には、第１の
帰還抵抗２３を介して入出力端子間が接続されており、
このとき利得が最大となる。さらに第１のＳＷ２４を介
して第２の帰還抵抗２５が、第２のＳＷ２６を介して第
３の帰還抵抗２７が、それぞれ第１の帰還抵抗２３と並
列に接続されており、リセット時は各ＳＷは”オフ”と
なっている。コンパレータ３０によって第１の閾値Ｖｔ
ｈ１を越えていると判別されたときには、その判別結果
が第１および第２のＤ−ＦＦ３２、３３によって形成さ
れたシフトレジスタのクロック入力となる。各Ｄ−ＦＦ
の出力端子は、第１および第２のＳＷ２４、２６に接続
されており、プリアンブルビットの“Ｈ”レベルが受信
されるたびに反転増幅器２１の出力電圧が第１の閾値Ｖ
ｔｈ１を越えている限り、順次これら帰還抵抗を接続し
て、反転増幅器２１からみた帰還抵抗の抵抗値を下げる
ことで出力電圧を下げて、出力信号が飽和しないように
している。このようにディジタル回路による制御回路を
構成することができるので、高速応答が可能で、かつ広
ダイナミックレンジで出力波形のデューティ比の劣化を
抑止する初段増幅回路を実現することができるようにな
る。
【００４８】なお本実施例における初段増幅回路は、反
転増幅器により入力電流を反転出力して電圧値に変換す
るものとして説明しているが、これに限定されるもので
はない。
【００４９】なお本実施例における初段増幅回路では、
帰還抵抗としての第１〜第３の帰還抵抗２３、２５、２
７の各抵抗値についてはその合成抵抗が問題となるた
め、それぞれを同一抵抗値としても良いが、これらをそ
れぞれ異なる抵抗値にすることによってよりダイナミッ
クレンジの拡大を図ることができる。
【００５０】なお本実施例における初段増幅回路では、
帰還抵抗として第１の帰還抵抗２３、第２の帰還抵抗２
５、第３の帰還抵抗２７の３値として説明したが、これ
以外の２値あるいは４値以上でも同様にして実現するこ
とが可能である。たとえば、ｎ値とすると、帰還抵抗制
御回路２８では、（ｎ−１）個のＤ−ＦＦを設け、その
出力端子をそれぞれ各帰還抵抗ごとに直列に接続された
ＳＷを制御させるようにすればよい。
【００５１】なお本実施例における初段増幅回路では、
バーストデータの受信に先立って受信されるプリアンブ
ルビットを６ビットであるとして説明したが、帰還抵抗
の切り替えが３値の場合、４ビットであってもよい。す
なわち、ｎ値の帰還抵抗を設けた初段増幅回路では、最
低“２×（ｎ−１）”ビットで、本来はそれ以上のプリ
アンブルビットであることが望ましい。
【００５２】なお本実施例における初段増幅回路では、
図２の入出力特性に示すような合成抵抗になるように第
１〜第３の帰還抵抗２３、２５、２７を選択している
が、たとえば第１および第２の帰還抵抗２３、２５の合
成抵抗値があまりにも小さくなりすぎた場合、反転増幅
器２１の出力電圧も小さくなりすぎてしまうことに注意
する必要がある。たとえば、電源電圧のノイズ許容範囲
を２０ｍＶとしている場合、出力電圧がこれを下回れば
ノイズによる受信エラーの多発が起こり得るという問題
が発生する。
【００５３】
【発明の効果】以上説明したように請求項１記載の発明
によれば、増幅回路によって増幅された出力信号が所定
の閾値を超えていると判別される度に増幅回路の帰還抵
抗に並列に接続された各抵抗の並列接続を順次行わせる
ようにしたので、広ダイナミックレンジの初段増幅回路
を実現することができ、入力信号が大入力でもその出力
信号が飽和しないため出力信号のデューティ比劣化を抑
止することができるようになる。
【００５４】また請求項２記載の発明によれば、増幅回
路によって増幅された出力信号が所定の閾値を超えてい
るか否かの判別結果に対応してその論理レベルを変化さ
せる判別信号をクロック入力としたシフトレジスタ回路
の各段の出力信号に基づいてに帰還回路のスイッチ素子
により増幅回路の帰還抵抗に並列に接続された各抵抗の
並列接続を行わせるようにしたので、広ダイナミックレ
ンジの初段増幅回路を実現することができ、入力信号が
大入力でもその出力信号が飽和しないため出力信号のデ
ューティ比劣化を抑止するとともに、ディジタル回路化
による高速応答を可能とすることができる。また初期化
回路で増幅回路によって増幅された出力信号の受信完了
を検出することによってシフトレジスタ回路の各段の出
力信号を初期化させるようにしているので、適宜最適な
ダイナミックレンジで信号の入力を受け付けることが可
能となる。
【００５５】さらに請求項３記載の発明によれば、光信
号の受信を行う光通信システムの光受信装置にもこの広
ダイナミックレンジで、高速応答が可能な初段増幅回路
を適用することができるようになる。
【００５６】さらにまた請求項４記載の発明によれば、
特別な付加装置あるいはプロトコルを設けることなく、
次世代通信網などで用いられるバースト信号に対して適
用することができるようになる。
【００５７】さらに請求項５記載の発明によれば、最適
なダイナミックレンジの設定を、できるだけ構成を簡素
化して装置の小型化に貢献できるようになる。
【図面の簡単な説明】
【図１】本発明の一実施例における初段増幅回路の構成
の概要を示すブロック図である。
【図２】本実施例における初段増幅回路の入出力特性の
概要を示す特性図である。
【図３】“小レベル”の光信号入力時の本実施例におけ
る帰還抵抗制御回路の各部の動作波形を示すタイミング
チャートである。
【図４】“中レベル”の光信号入力時の本実施例におけ
る帰還抵抗制御回路の各部の動作波形を示すタイミング
チャートである。
【図５】“大レベル”の光信号入力時の本実施例におけ
る帰還抵抗制御回路の各部の動作波形を示すタイミング
チャートである。
【図６】従来提案された初段増幅回路を適用した前値増
幅回路の構成の概要を示すブロック図である。
【符号の説明】
２０ ＰＤ ２１ 反転増幅器 ２２ 出力端子 ２３ 第１の帰還抵抗 ２４ 第１のＳＷ ２５ 第２の帰還抵抗 ２６ 第２のＳＷ ２７ 第３の帰還抵抗 ２８ 帰還抵抗制御回路 ２９ リセット入力端子 ３０ コンパレータ ３１ 直流電源 ３２ 第１のＤ−ＦＦ ３３ 第２のＤ−ＦＦ ３４ 光信号
フロントページの続き (72)発明者 横溝 政明 神奈川県川崎市中原区小杉町一丁目403番 地 日本電気テレコムシステム株式会社内 Ｆターム(参考） 5J090 AA01 AA51 AA56 CA25 CA32 CA85 CA92 DN02 FA17 FA18 GN06 GN08 HA25 HA38 HA44 HN07 HN15 KA00 KA04 KA17 KA36 MA13 MA20 MN02 NN01 NN11 SA13 TA01 5J092 AA01 AA51 AA56 CA25 CA32 CA85 CA92 FA17 FA18 HA25 HA38 HA44 KA00 KA04 KA17 KA36 MA13 MA20 SA13 TA01 UL02 5K002 AA03 CA03 DA05

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 入力電流を増幅する増幅回路と、 この増幅回路の入出力端子間に接続されている帰還抵抗
    と、 抵抗とこれに直列接続されたスイッチとからなり前記帰
    還抵抗と並列接続された複数の帰還回路と、 前記増幅回路によって増幅された出力信号が所定の閾値
    を超えているか否かを判別する判別回路と、 この判別回路によって前記増幅回路で増幅された出力信
    号が所定の閾値を越えていると判別されているときこの
    所定の閾値を越えなくなるまで前記帰還抵抗と前記複数
    の帰還回路との合成された抵抗値を順次低下させるよう
    に前記スイッチを開閉制御する帰還抵抗制御回路とを具
    備することを特徴とする初段増幅回路。
  2. 【請求項２】 入力電流を増幅する増幅回路と、 この増幅回路の入出力端子間に接続されている帰還抵抗
    と、 抵抗とこれに直列接続されたスイッチとからなり前記帰
    還抵抗と並列接続された複数の帰還回路と、 前記増幅回路によって増幅された出力信号が所定の閾値
    を超えているか否かを判別する判別回路と、 前記帰還回路と同数の段数で、前記判別回路の判別結果
    に同期した各段の出力信号に基づいて前記増幅回路で増
    幅された出力信号が前記所定の閾値を超えなくなるまで
    前記帰還抵抗と前記帰還回路との合成された抵抗値を順
    次低下させるように前記帰還回路のスイッチの開閉を行
    わせるシフトレジスタ回路と、 前記増幅回路によって増幅された出力信号の受信完了を
    検出することによってこのシフトレジスタ回路の各段の
    出力信号を初期化する初期化回路とを具備することを特
    徴とする初段増幅回路。
  3. 【請求項３】 受信される光信号をその強度に応じた電
    流値の光電流に変換する光電変換素子を備え、前記入力
    電流はこの光電変換素子によって変換された光電流であ
    ることを特徴とする請求項１または請求項２記載の初段
    増幅回路。
  4. 【請求項４】 前記光電変換素子はバーストデータを受
    信し、前記比較回路はこのバーストデータに先立って受
    信されるプリアンブルビットの“Ｈ”レベルと前記所定
    の閾値とを比較することを特徴とする請求項３記載の初
    段増幅回路。
  5. 【請求項５】 前記帰還抵抗および帰還回路の数Ｎに対
    して前記プリアンブルビットは少なくとも“２×（Ｎ−
    １）”ビットであることを特徴とする請求項４記載の初
    段増幅回路。
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