KR100972033B1

KR100972033B1 - 전치 증폭기와 후치 증폭기가 단일로 집적된 기가비트 수동형 광 네트워크용 버스트 모드 수신기

Info

Publication number: KR100972033B1
Application number: KR1020080079619A
Authority: KR
Inventors: 레콴; 김종덕; 이문섭; 이동수
Original assignee: 한국전자통신연구원
Priority date: 2008-08-13
Filing date: 2008-08-13
Publication date: 2010-07-23
Also published as: US20110129235A1; CN102124669A; WO2010018913A1; KR20100020837A

Abstract

기가비트 수동형 광 네트워크용 버스트 모드 수신기가 개시된다. 본 발명의 버스트 모드 수신기는, 전치 증폭기; 상기 전치 증폭기와 단일로 집적된 후치 증폭기; 및 단일의 외부 리셋 입력단으로부터 입력되는 외부 리셋 신호를 이용하여 상기 전치 증폭기 및 후치 증폭기의 동작을 제어하는 동작 제어부;를 포함한다. 이에 의해 전치 증폭기와 후치 증폭기가 집적화된 기가비트 수동형 광 네트워크용 버스트 모드 수신기의 구현이 가능하다.

Description

전치 증폭기와 후치 증폭기가 단일로 집적된 기가비트 수동형 광 네트워크용 버스트 모드 수신기{Burst-mode optical receiver integrated with a transimpedance amplifier and a limiting receiver for GPON}

본 발명은 수동형 광 네트워크(Passive Optical Network, PON) 기반의 광 회선 단말(Optical Line Terminal, OLT)용 광 수신기에 관한 것으로, 특히 기가비트 수동형 광 네트워크(Gigabit-capable PON, GPON) 기반의 광 회선 단말용 광 수신기에 관한 것이다.

일반적인 광통신에서는 송신기와 수신기가 지속적인 데이터 링크를 가지는 피투피(point to point, P2P) 방식이 사용된다. 따라서 수신기는 시간에 대하여 변화가 없는 일정한 세기의 입력에 대하여 동작하므로, 장거리통신을 위하여 상대적으로 높은 수신감도를 가지는 것이 주로 요구된다. 수동형 광 네트워크와 같은 point to multi-point(P2MP) 방식에서는 기본적으로 하나의 광 회선 단말이 다수개의 광 네트워크 유닛(Optical Network Unit, ONU)/광 네트워크 단말(Optical Network Terminal, ONT)로부터 시분할다중(TDM)으로 버스트 패킷(burst packet) 형태의 데이터를 수신하게 되어, 수신기는 각 패킷에 따라 달라지는 입력 세기에 대 한 빠른 응답특성과 넓은 다이내믹 레인지(dynamic range)를 가지면서 높은 수신감도를 가지는 것이 요구된다. 따라서 버스트 모드(burst mode) 수신기의 경우는 일반적인 광통신에서 요구되는 수신기와 다른 기능들을 만족하기 위한 수신기의 구성 및 제어기능들이 요구되고 있으며, 이와 관련하여 그동안 다양한 접근방법들이 시도되어 왔다.

이더넷 수동형 광 네트워크(Ethernet PON, EPON) 표준(IEEE 802.3ah)에서는 버스트 모드 수신기를 위한 외부 리셋 신호를 정의하지 않으며, 1.25Gbps 속도의 경우에 500bit까지의 비교적 긴 안정 시간(settling time)을 허용한다. 반면에 보다 높은 전송효율을 제공하는 GPON 표준(ITUT G.984.x)의 경우는 약 1/10 수준의 짧은 안정 시간을 요구하며, MAC(Media Access Control) 계층에서 제공하는 리셋 신호의 사용이 가능하다. 이러한 표준의 차이에 의해, GPON을 위한 버스트 모드 수신기는 EPON을 위한 버스트 모드 수신기에 비해 버스트 패킷에 대한 빠른 안정화응답 특성이 요구된다.

현재 GPON 버스트 모드 수신기를 위한 1.25Gbps 급의 제품은 Vitesse 사의 VSC 7718 Tans-impedance Amplifier(TIA) 및 VSC7728 Limiting Amplifier(LA)와 PMC-Sierra 사의 PAS7351 TIA 및 PAS7361 LA를 비롯하여 소수의 제품이 있으며, 모두 TIA(전치증폭기)와 LA(후치증폭기)로 분리된 형태이다. EPON 또는 GPON 표준을 기반으로 한 1.25Gbps급의 상향 버스트 모드 수신기 기술을 적용하는 광가입자망은 현재 점차 확대 보급되고 있으며, 차세대 광가입자망을 위하여 2.5Gbps 및 10Gbps 급의 상향 버스트 모드 데이터 속도를 포함하는 10G EPON(IEEE 802.3av) 및 10G GPON(FSAN NG-PON)에 대한 표준화 작업이 진행되고 있다. 따라서 현재 상용화된 1.25Gbps급의 버스트 모드 수신기에 이어 2.5Gbps급 이상의 보다 높은 수신속도를 지원하는 버스트 모드 수신기가 요구될 것이다.

본 발명은 이 같은 배경에서 도출된 것으로, GPON 표준규격(ITU-T 984.2 및 984.3)에서 정의하는 업스트림 오버헤드(upstream overhead) 요구조건들을 만족하는 버스트 모드 수신기 및 외부 리셋 신호를 사용한 효율적인 제어 방안을 제공함을 목적으로 한다.

전술한 기술적 과제를 달성하기 위한 본 발명의 버스트 모드 광 수신기는, 전치 증폭기; 상기 전치 증폭기와 단일로 집적된 후치 증폭기; 및 단일의 외부 리셋 입력단으로부터 입력되는 외부 리셋 신호를 이용하여 상기 전치 증폭기 및 후치 증폭기의 동작을 제어하는 동작 제어부;를 포함한다.

상기 전치 증폭기는, 버스트 모드 광신호로부터 변환된 전류신호를 전압신호로 변환 및 증폭하는 전치 증폭부; 상기 전치 증폭부의 증폭 이득을 조절하는 이득 제어부; 및 상기 전치 증폭부의 출력 전압신호를 차등 변환하는 차등 변환부;를 포함한다.

상기 전치 증폭기는 기준 전압신호를 출력하는 기준 전압신호 출력부;를 더 포함하며, 상기 이득 제어부는 상기 전치 증폭부의 출력 전압신호와 상기 기준 전압신호 출력부로부터 출력된 기준 전압신호를 입력받아 그 차이를 비교하여 상기 전치 증폭부의 증폭 이득을 조절한다.

상기 후치 증폭기는, 상기 차등 변환부로부터 출력된 차등 신호들을 증폭하 는 후치 증폭부; 및 상기 후치 증폭부로부터의 출력 신호들을 출력 단자들을 통해 출력하는 버퍼;를 포함한다.

상기 후치 증폭부는, 상기 차등 변환부로부터 출력된 차등 신호들의 오프셋을 조절하는 자동 오프셋 조절 기능을 구비한다.

본 발명은 수 Gbps급 이상의 상향 버스트 모드 데이터 수신이 요구되는 GPON OLT에 활용 가능한 버스트 모드 수신기를 효율적으로 구성함을 가능하게 하며, 넓은 영역의 입력 세기를 가지는 버스트 패킷들에 대하여 빠른 응답특성 및 정확한 동작이 가능한 수신기의 구현을 가능하게 한다.

전술한, 그리고 추가적인 본 발명의 양상들은 첨부된 도면을 참조하여 설명되는 바람직한 실시예들을 통하여 더욱 명백해질 것이다. 이하에서는 본 발명을 이러한 실시예를 통해 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 설명하기로 한다.

도 1은 GPON OLT를 위한 버스트 모드 수신기의 구성 예시도로써, Nakamura et al. (IEEE J Solid-State Circuits, Vol.40, No.12, p.2680-2688)에 의해 발표된 논문의 버스트 모드 수신기의 블록도이다. 수신기는 크게 포토다이오드(Photodiode, PD)(10)로부터 출력된 전류신호를 전압신호로 변환 및 증폭하는 전치증폭기(TIA)(20)와, TIA(20)로부터 출력된 전압신호를 증폭하여 일정한 출력 레벨을 갖는 신호로 만들어 출력하는 후치증폭기(LA)(30)로 구성된다. TIA(20)는 입 력신호의 세기에 따라 이득을 제어하는 자동이득제어(Automatic Gain Control, AGC) 장치로써, TIA Core(21), TIA Core(21)의 출력을 차등신호로 변환하는 싱글/밸런스(Single/Balance) 블록(22), 싱글/밸런스 블록(22)의 출력으로부터 입력신호의 레벨을 감지하는 감지부(23), 감지부(23)에 의해 감지된 입력신호의 레벨에 따라 TIA Core(21)의 이득을 조절하는 이득 제어부(24), 및 전치증폭기(20)의 신호출력단을 위한 버퍼(25)로 구성된다.

LA(30)는 TIA(20)로부터의 입력 신호에 대하여 2단계로 자동오프셋제거(Automatic offset cancellation, AOC) 및 증폭기능을 담당하는 블록(31), 리셋 블록(32), 및 증폭된 신호출력단을 위한 버퍼(33)로 구성된다. 각 버스트 패킷의 오버헤드(overhead)를 위한 외부 리셋 신호(40)의 형태는 도 2에 나타난 바와 같다. 이 외부 리셋 신호(40)는 TIA(20)의 감지부(23)와 LA(30)의 리셋 블록(32)으로 입력된다. 그 결과로써 버스트 모드 수신기는 1.25Gbps GPON에 대해 수신감도(sensitivity) -30dBm, 다이나믹 레인지 26dB 이상의 특성과 함께 20bits 이하의 짧은 안정 시간(settling time) 특성을 보였다.

1.25Gbps 또는 2.5Gbps급 상향 버스트 모드 데이터 송수신을 위한 GPON에서는 guard time, preamble, 및 delimiter를 포함하여 약 77ns의 오버헤드 타임(overhead time)을 정의하고 있다. 최소 25.7ns의 guard time과 20bit의 권장 delimiter 시간을 제외한 시간 이내의 preamble pattern에 대하여 빠른 안정 시간을 만족하여야 한다.

도 3은 본 발명에 따른 GPON을 위한 버스트 모드 수신기의 구성 블록도이다.

도시된 바와 같이, 본 발명에 따른 버스트 모드 수신기는 전치 증폭기(TIA)(200), 후치 증폭기(LA)(300), 및 동작 제어부(400)를 포함한다. 본 발명에 따른 버스트 모드 수신기는 TIA(200)와 LA(300)가 단일로 집적되어 구현됨에 일 특징이 있다. 또한 단일의 외부 신호 입력단(500)을 통해 입력되는 외부 리셋 신호(510)를 이용하여 TIA(200) 및 LA(300)의 동작을 제어함에 일 특징이 있다. 이하에서는 이 같은 특징을 갖는 버스트 모드 수신기에 대해 상세히 설명하기로 한다.

TIA(200)는 자동이득제어장치(AGC)로써, 전치 증폭부(110), 이득 제어부(220), 기준 전압신호 출력부(240), 및 차등 변환부(230)를 포함한다. 전치 증폭부(110)인 TIA Core(210)는 포토다이오드(100)에 의해 광신호에서 변환된 전류신호를 입력받아 전압신호로 변환 및 이득 증폭을 수행한다. 일 실시예에 있어서, TIA Core(210)는 약한 입력신호를 위한 높은 이득 모드와 강한 입력신호를 위한 낮은 이득 모드를 가진다. 어떠한 이득 모드로 스위칭되어 동작할 것인가는 이득 제어부(220)로부터 출력되는 AGC 신호에 의해 결정된다. TIA Core(210)로부터 출력된 전압신호(211)는 이득 제어부(220)와 차등 변환부(230)로 입력된다. 그리고 참고로 AGC 기능은 버스트 모드 수신기로 하여금 높은 광손실을 가지는 ONU/ONT단과 저손실을 가지는 ONU/ONT단으로부터 발생할 수 밖에 없는 큰 loud/soft ratio에 대응 가능하도록 넓은 dynamic range를 가지도록 하기 위한 기능이다.

기준 전압신호 출력부(240)는 이득 제어부(220) 및 차등 변환부(230)를 위한 입력으로 기준 전압신호를 출력한다. 여기서 기준 전압신호 출력부(240)가 출력하 는 기준 전압신호란 데이터 정보를 포함하지 않는 다크 레벨(dark level) 전압신호를 말한다. 본 발명에 따른 기준 전압신호 출력부(240)는 전치 증폭기(TIA)와 동일한 구조를 가지며, 데이터 정보를 포함하지 않는 dark level 전압신호를 출력하는 dummy TIA(200)이다.

이득 제어부(220)는 트리거(Trigger)로써, 바람직하게 슈미트 트리거(Schmitt Trigger)이다. 입력 전압신호(211)의 레벨감지 및 비교기로 동작하는 Trigger(220)는 TIA Core(210)의 이득 모드를 자동 제어하기 위한 AGC 신호(221)를 TIA Core(210)로 출력한다. 빠른 응답특성을 갖는 Trigger(220)는 입력된 전압신호(211)와 dark level 전압신호(241)의 차이를 비교하여 전압신호(211)의 세기가 일정 수준 이상일 경우에 AGC on 신호를 발생하며, 그렇지 않은 경우는 AGC off 신호를 발생한다. 본 발명에 따른 실시예에 있어서, AGC on 신호는 TIA Core(210)로 하여금 낮은 이득 모드로 동작하도록 하는 신호이며, Schmitt Trigger(220)가 가지는 hysteresis 특성으로 인하여, 단일 burst packet 시간 동안 안정된 AGC on 상태가 유지될 수 있다.

한편, 차등 변환부(230)인 S2D(a signal to differential)(230)는 TIA Core(210)에 의해 AGC 제어되어 출력된 단일 회선신호를 노이즈에 강한 차등(differential) 회선신호로 변환한다. S2D(230)는 입력신호 폭의 변형을 피하기 위하여 낮은 이득을 가지는 차등 증폭 회로로 구현되며, 데이터 정보를 포함하는 입력 전압신호(211)와 데이터 정보를 포함하지 않는 dark level 입력 전압신호(241)를 입력으로 하여 데이터 정보를 포함하는 대칭구조의 차등신호들을 출력한 다.

후치 증폭부(310)는 수신기에서 필요로 하는 충분할 이득을 제공하는 증폭 기능을 가지며, 추가로 차등 신호들 사이의 오프셋(offset)을 제거하기 위한 자동 오프셋 제거(AOC) 기능을 가짐이 바람직하다. 왜냐하면 S2D(230)로부터 출력되는 차등 신호들은 대칭이지만 높은 오프셋을 가지므로, 이를 최소화하여 증폭하는 것이 필요하기 때문이다. AOC 기능은 신호의 피크 검출(peak detection) 및 오프셋 조절 기능을 포함하며, 피크 검출 기능은 초기화를 위하여 각 버스트 패킷마다 적절한 타이밍에 리셋되는 것이 필요하다. 후치 증폭부(310)인 LA-AOC(310)는 양단의 전압 차가 최소화되도록 입력 신호들을 증폭시켜 출력한다.

출력 지연부(320)는 LA-AOC(310)로부터 출력된 신호들이 충분히 안정화된 상태에 도달한 이후에 출력되도록 출력을 지연시킨다. 일 실시예에 있어서, 출력 지연부(320)는 squench(SQ) 소자이다. 버퍼(330)는 SQ(320)에 의해 지연 출력된 신호들을 최종적으로 외부로 출력시킨다. 바람직하게 버퍼(330)는 고속 직렬 인터페이스에 적합한 시그널 레벨, 예를 들어 CML(Current Mode Logic)로 변환시켜 외부로 출력 처리한다. 참고로 버퍼(330)로부터 출력된 버스트 신호는 CDR(Clock Data Recovery)로 전달되며, CDR은 버스트 신호로부터 빠르게 데이터와 클록(clock)을 복구한다.

동작 제어부(400)는 단일의 외부 리셋 입력단(500)으로부터 입력되는 외부 리셋 신호(510)를 이용하여 TIA(200)와 LA(300)의 동작을 제어한다. 이에 대해 도 4를 참조하여 설명한다. 도 4는 버스트 패킷의 overhead timing 구간 동안에 버스 트 모드 수신기를 제어하기 위한 외부 리셋 신호의 파형 및 이에 맞추어 생성된 내부제어용 외부 리셋 신호의 파형 예시도이다. GPON 표준규격(G.984.2 Table I.2)에 정의된 OLT를 위한 burst mode overhead time은 burst packet 사이의 guard time 구간(700), 그리고 preamble time(710)과 delimiter time(720)으로 구성된다. 외부 리셋 신호(510)는 통신을 위한 물리계층의 상위층에 속하는 MAC(Media Access Control)으로부터 제공되며, 물리계층의 버스트 모드 부품들을 제어하기 위한 외부 리셋 신호의 파형은 표준으로 정의되어 있지 않다. 본 발명에서는 도 3에 도시된 버스트 모드 수신기를 위한 효율적인 제어 방법으로, 외부 리셋 신호(510)의 파형 및 이에 연동되어 동작하는 내부 리셋 신호들(411, 421), 및 제어신호(431)에 대하여 제안한다. 그리고, 도 4에 도시되어 있듯이 preamble time 구간(710)을 AGC window 구간(711), AGC window(711)를 포함하는 Level recovery 구간(712), 및 CLK lock 구간(713)으로 나누어 외부 리셋 신호(510)와의 관계를 설명하기로 한다.

본 발명에 따른 외부 리셋 신호(510)의 파형은 guard time(700) 구간에서 rising edge(511)를 가지고, preamble time(710)의 초기 구간에서 falling edge(512)를 가진다. 이 외부 리셋 신호(510)는 Trigger(220)를 활성화시키기 위한 인에이블(ENBL) 신호로 입력된다. 따라서 Trigger(220)의 AGC 스위칭 기능은 rising edge(511)와 falling edge(512) 구간 동안에만 동작 가능하다. 그리고 외부 리셋 신호(510)의 falling edge(512)는 활성화된 Trigger(220)가 AGC 제어를 하는데 필요한 최소한의 시간을 보장할 수 있도록 결정되어야 할 것이다. 바람직하게 preamble 신호 구간에서의 falling edge(512)의 위치는 preamble 신호의 시작점 으로부터 AGC 제어에 소요되는 시간만큼의 위치가 된다. 이 falling edge(512)의 위치가 AGC window 구간(711)을 결정하게 된다. AGC window 구간(711) 동안 포토다이오드(100)로부터의 입력신호의 세기에 맞추어 TIA Core(210)의 이득 모드가 결정되며, ENBL 신호(510)는 ACG window(711) 구간 이후의 burst packet 구간 동안 어떤 경우에도 AGC 스위칭 기능이 발생하지 않도록 명확하게 방지하는 역할을 한다.

한편, 동작 제어부(400)의 제1리셋부(410)는 외부 리셋 신호(510)에 연동되어 Trigger(220)를 리셋시킨다. 본 발명에 따른 제1리셋부(410)는 외부 리셋 신호(510)의 riging edge(511)에 동기된 펄스를 생성 및 Trigger(220)로 출력하여 Trigger(220)를 리셋시킨다. 제1리셋부(410)에 의한 Trigger reset(411) 신호 파형을 살펴보면, Trigger reset 신호(411)는 외부 리셋 신호(510)의 rising edge(511)에 연동되어 생성된 펄스(412)를 포함한다. Trigger reset 신호(411)는 guard time(700)동안 Trigger(220)를 off 상태로 초기화함으로써, TIA Core(210)와 Trigger(220)가 AGC window(33)구간동안 새롭게 입력되는 burst packet에 대응하여 이득 모드를 선택할 수 있도록 준비할 수 있게 하는 역할을 한다.

제2리셋부(420)는 외부 리셋 신호(510)에 연동되어 LA-AOC(310)의 AOC 기능을 리셋시킨다. 본 발명에 따른 제2리셋부(420)는 외부 리셋 신호(510)의 falling edge(512)에 동기된 펄스를 생성한다. 제2리셋부(420)에 의한 AOC reset 신호 파형을 살펴보면, AOC reset 신호(420)는 외부 리셋 신호(510)의 falling edge(512)에 연동되어 생성된 펄스(421)를 포함한다. 제2리셋부(420)는 이 같은 AOC reset 신호를 LA-AOC(310)로 출력하여 AOC 기능을 리셋시킨다. AOC 기능을 리셋시키는 이유는 다음과 같다. TIA Core(210)로 입력되는 신호 세기가 강하면, AGC window 구간(711)의 초기에 TIA(200)의 출력 진폭 또한 강할 것이다. 이때 Trigger(220)는 이전의 리셋 상태(즉, AGC off)에서 AGC on 신호를 출력하게 되므로, 그 결과로써 TIA Core(210)는 낮은 이득 모드로 동작하게 된다. 따라서 TIA(200)의 출력 진폭은 현저하게 감소하게 된다. 그러나 AGC on 이전, 즉 AGC window 구간(711)의 초기구간에서는 TIA(200)의 높은 출력이 S2D(230)를 거쳐 LA-AOC(310)로 전달됨에 의해 AOC 기능을 위한 peak detection 출력이 특정 상태로 고정되게 되어 AGC on 이후에 진짜 필요한 AOC 기능을 수행하지 않는 잠김 현상이 발생할 수 있다. 이러한 문제를 피하기 위하여 AGC 스위칭 시간 이후에 AOC reset이 이루어지도록 제어하는 것이 효과적이다.

지연 제어부(430)는 외부 리셋 신호(510)에 연동되어 SQ(320)의 출력을 지연시킨다. 본 발명에 따른 지연 제어부(430)는 외부 리셋 신호(510)의 falling edge(512)가 일정시간 연장된 확장된 펄스를 생성하는 펄스 확장기(Pulse extender)이다. 지연 제어부(430)에 의한 SQ control 신호를 살펴보면, falling edge(432)가 외부 리셋 신호의 falling edge(512)보다 시간상으로 이후에 위치하도록 한다. 이 SQ control 신호는 버스트 모드 수신기가 Level recovery 구간(712) 내에서 충분히 안정된 상태에 도달한 이후에 증폭된 신호의 출력이 가능하도록 제어하는 기능을 한다. 이는 CDR(Clock data recovery)에서 burst packet 초기에 버스트 모드 수신기로부터 제공되는 불안정한 신호에 의한 영향 없이 CLK lock 구 간(713)에서 안정된 clock을 추출할 수 있도록 한다.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

도 1은 GPON OLT를 위한 버스트 모드 수신기의 블록도

도 2는 도 1에 따른 버스트 모드 수신기를 위한 외부 리셋 예시도.

도 3은 본 발명에 따른 GPON을 위한 버스트 모드 수신기의 구성 블록도.

도 4는 외부 리셋 신호를 이용한 동작 제어를 설명하기 위한 참조도.

<도면의 주요 부분에 대한 부호의 설명>

200 : 전치 증폭기 210 : 전치 증폭부

220 : 이득 제어부 230 : 차등 변환부

240 : 기준 전압신호 출력부 300 : 후치 증폭기

310 : 후치 증폭부 320 : 출력 지연부

330 : 버퍼 400 : 동작 제어부

410 : 제1리셋부 420 : 제2리셋부

430 : 지연 제어부

Claims

버스트 모드 광신호를 수신하는 수신기에 있어서,

버스트 모드 광신호로부터 변환된 전류신호를 전압신호로 변환 및 증폭하되, 변환된 전압신호와 기준 전압신호의 차이를 비교하여 증폭이득을 조절하는 전치 증폭기;

상기 전치 증폭기와 단일로 집적된 후치 증폭기; 및

단일의 외부 리셋 입력단으로부터 입력되는 외부 리셋 신호를 이용하여 상기 전치 증폭기 및 후치 증폭기의 동작을 제어하는 동작 제어부;

를 포함하는 것을 특징으로 하는 버스트 모드 수신기.
제1항에 있어서, 상기 전치 증폭기는 :

버스트 모드 광신호로부터 변환된 전류신호를 전압신호로 변환 및 증폭하는 전치 증폭부;

상기 전치 증폭부의 증폭 이득을 조절하는 이득 제어부; 및

상기 전치 증폭부의 출력 전압신호를 차등 변환하는 차등 변환부;

를 포함하는 것을 특징으로 하는 버스트 모드 수신기.
제2항에 있어서, 상기 전치 증폭기는 :

기준 전압신호를 출력하는 기준 전압신호 출력부;를 더 포함하며,

상기 이득 제어부는, 상기 전치 증폭부의 출력 전압신호와 상기 기준 전압신호 출력부로부터 출력된 기준 전압신호를 입력받아 그 차이를 비교하여 상기 전치 증폭부의 증폭 이득을 조절함을 특징으로 하는 버스트 모드 수신기.
제3항에 있어서,

상기 기준 전압 출력부는, 전치 증폭기와 동일한 구성을 가지며 더미(dummy) 기준 전압신호를 출력하는 더미 전치 증폭기인 것을 특징으로 하는 버스트 모드 수신기.
제3항에 있어서,

상기 차등 변환부는, 상기 전치 증폭부로부터 출력된 유효 데이터 정보를 포함하는 전압신호와 상기 기준 전압신호 출력부로부터 출력된 유효 데이터 정보를 포함하지 않는 기준 전압신호를 입력으로 하여 유효 데이터 정보를 포함하는 대칭 구조의 차등 신호들을 출력함을 특징으로 하는 버스트 모드 수신기.
제3항에 있어서,

상기 이득 제어부는, 상기 출력 전압신호와 상기 기준 전압신호의 차가 일정치 이상일 경우에 상대적으로 높은 이득 모드와 낮은 이득 모드를 갖는 상기 전치 증폭부가 낮은 이득 모드로 동작하도록 상기 전치 증폭부로 AGC on 신호를 출력함을 특징으로 하는 버스트 모드 수신기.
제3항에 있어서,

상기 이득 제어부는, 슈미트 트리거(Schmitt Trigger)인 것을 특징으로 하는 버스트 모드 수신기.
제3항에 있어서,

상기 외부 리셋 신호는, 버스트 모드 광신호의 경계 시간(guard time) 구간에서 상승 에지(rising edge)를 가지고, 프리엠블(preamble) 구간에서 하강 에지(falling edge)를 갖는 것을 특징으로 하는 버스트 모드 수신기.
제8항에 있어서,

상기 외부 리셋 신호는, 상기 이득 제어부의 인에이블 단자로 입력됨을 특징으로 하는 버스트 모드 수신기.
제9항에 있어서, 상기 동작 제어부는 :

상기 외부 리셋 신호를 입력으로 하여 상기 이득 제어부를 리셋시키는 제1리셋부;

를 포함하는 것을 특징으로 하는 버스트 모드 수신기.
제10항에 있어서,

상기 제1리셋부는, 상기 외부 리셋 신호의 상승 에지에 동기된 펄스를 생성 및 상기 이득 제어부로 출력하여 상기 이득 제어부를 리셋시킴을 특징으로 하는 버 스트 모드 수신기.
제11항에 있어서,

상기 외부 리셋 신호의 하강 에지는, 상기 이득 제어부로 하여금 상기 전치 증폭부의 증폭 이득을 조절하는데 필요한 시간만큼의 지점에 위치함을 특징으로 하는 버스트 모드 수신기.
제3항에 있어서, 상기 후치 증폭기는 :

상기 차등 변환부로부터 출력된 차등 신호들을 증폭하는 후치 증폭부; 및

상기 후치 증폭부로부터의 출력 신호들을 출력 단자들을 통해 출력하는 버퍼;

를 포함하는 것을 특징으로 하는 버스트 모드 수신기.
제13항에 있어서,

상기 후치 증폭부는, 상기 차등 변환부로부터 출력된 차등 신호들의 오프셋을 조절하는 자동 오프셋 조절 기능을 구비함을 특징으로 하는 버스트 모드 수신기.
제14항에 있어서, 상기 동작 제어부는 :

상기 외부 리셋 신호를 입력으로 하여 상기 후치 증폭부의 자동 오프셋 조절 기능을 리셋시키는 제2리셋부;

를 포함하는 것을 특징으로 하는 버스트 모드 수신기.
제15항에 있어서,

상기 제2리셋부는, 상기 외부 리셋 신호의 하강 에지에 동기된 펄스를 생성 및 상기 후치 증폭부로 출력하여 상기 후치 증폭부의 자동 오프셋 조절 기능을 리셋시킴을 특징으로 하는 버스트 모드 수신기.
제13항에 있어서,

상기 버퍼는, 상기 후치 증폭부로부터의 출력 신호들을 고속 직렬 인터페이스에 적합한 신호 레벨로 변환 출력함을 특징으로 하는 버스트 모드 수신기.
제13항에 있어서, 상기 후치 증폭기는 :

상기 후치 증폭부로부터의 출력 신호들이 안정화 상태에 도달한 이후에 상기 버퍼로 출력시키는 출력 지연부;

를 더 포함하는 것을 특징으로 하는 버스트 모드 수신기.
제18항에 있어서, 상기 동작 제어부는 :

상기 외부 리셋 신호를 입력으로 하여 상기 출력 지연부의 출력을 지연시키는 지연 제어부;

를 더 포함하는 것을 특징으로 하는 버스트 모드 수신기.
제19항에 있어서,

상기 지연 제어부는, 버스트 패킷의 프리엠블 구간에서 클록 추출을 위한 구간 이전에 상기 버퍼에서 안정된 출력이 발생하도록 상기 출력 지연부의 출력을 지연시킴을 특징으로 하는 버스트 모드 수신기.
제20항에 있어서,

상기 지연 제어부는, 상기 외부 리셋 신호를 입력으로 하여 상기 외부 리셋 신호의 하강 에지가 늦춰진 확장된 펄스를 생성하고, 생성된 확장 펄스를 상기 출력 지연부로 출력하여 상기 출력 지연부의 출력을 지연시킴을 특징으로 하는 버스트 모드 수신기.