KR102332993B1 - 고속 신호 세기 검출기 및 이를 이용한 버스트 모드 트랜스 임피던스 증폭기 - Google Patents

고속 신호 세기 검출기 및 이를 이용한 버스트 모드 트랜스 임피던스 증폭기 Download PDF

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Abstract

본 발명은 고속 신호 세기 검출기 및 이를 이용한 버스트 모드 트랜스 임피던스 증폭기에 관한 것으로, 일 실시 예에 따른 신호 세기 검출기는, 입력되는 전압 신호의 피크 전압을 검출하는 세기 검출부와, 제1 기준전압을 입력받아 제2 기준전압을 생성하는 기준전압 발생부와, 피크 전압과 제2 기준전압을 비교하고 비교 결과에 따른 판별 값을 출력하는 비교부와, 비교부로부터 출력되는 판별 값을 저장하는 래치를 포함하며, 세기 검출부와 기준전압 발생부는 동일한 구조의 차동 증폭기를 가진다.

Description

고속 신호 세기 검출기 및 이를 이용한 버스트 모드 트랜스 임피던스 증폭기 {High speed signal level detector and burst-mode trans impedance amplifier using the signal level detector}
본 발명은 전자 회로에서의 신호 세기를 검출하는 기술에 관한 것으로, 보다 상세하게는 신호의 세기를 신속하게 검출하는 신호 세기 검출기 기술과, 신호 세기 검출기를 트랜스 임피던스 증폭기와 연계하여 능동적으로 증폭기의 이득을 조절하는 기술에 관한 것이다.
신호의 세기를 검출하는 기술은 광범위한 입력신호 세기 변화에 대응하여 오류 없이 데이터를 검출하거나 복원하기 위해 요구되는 필수적인 기술이다. 따라서, 이러한 기술은 유무선 통신 시스템, 측정장비, 바이오 헬스 케어 및 의료장비, 디스크 드라이브 등과 같이 넓은 다이나믹 영역신호를 수신하는 시스템에서 폭넓게 응용되고 있다.
신호의 세기를 검출하는 기술은 피크 검출기를 사용한 자동 이득 조절기(automatic gain control: AGC)를 이용하여 자동으로 입력신호 크기 변화에 대응한 이득을 조절하여, 에러 없이 데이터를 검출하거나 복원하도록 하는 등의 여러 핵심 기능을 제공한다. 특히, 광통신 시스템에서 P2MP(point to multi point) 방식으로 PON(passive optical network)을 구성하는 경우, 여러 가입자로부터 들어오는 광 패킷 신호는 경로 상의 손실 값이 모두 상이하여, 신호 크기가 상이한 버스트(burst) 신호들로 구성된다. 이때, 국사의 수신기는 일정 시간마다 신호 크기가 계속 변경되는 버스트 패킷 수신 신호에 대응하여 데이터 왜곡 없이 신호를 복원하기 위한 목적으로 버스트 모드 트랜스임피던스 증폭기(burst-mode trans impedance amplifier: BM-TIA, 이하 'BM-TIA'라 칭함)가 필수적으로 요구된다.
일반적으로 신호의 피크 값(peak value)을 검출하기 위해서는 도 1에 도시된 바와 같은 검파기(rectifier)가 사용된다. 도 1은 일반적인 수동소자를 사용한 검파기의 구조도이다.
도 1을 참조하면, 다이오드(Diode: D)(10)는 Vs 노드에서 Vpeak 노드 방향으로 순 방향 전류가 흐르고, Vpeak 노드에서 Vs 노드 방향으로의 역방향 전류는 차단된다. 한 방향으로만 전류를 흘려 보내는 다이오드 D(10)의 소자 성질을 이용하여 커패시터(C1)(12)와 저항(R1)(14)을 통해 일정 시간 동안 전압을 유지시켜 신호의 피크 값을 검출하게 된다.
도 2는 일반적인 고속 데이터 처리를 위한 집적 회로에 사용되는 피크 검출기의 구조도이다.
도 2를 참조하면, 피크 검출기는 트랜지스터 M1, M2, M3, M4와 전류원으로 구성되는 증폭기(20)를 포함한다. 증폭기(20)의 양의 입력 노드에 입력신호가 입력(In)되고, 음의 입력 노드에는 증폭기(20) 출력을, 다이오드(D1)(21)와 커패시터(Chold)(22)로 구성된 검파기를 거쳐 소스 팔로잉(source following)한 동 위상 값을 피드백하여 네거티브 피드백 루프(negative feedback loop) 회로를 구성한다. 증폭기(20)는 두 입력의 오차를 줄이기 위해 지속적으로 두 입력을 비교 증폭한다. 결과적으로 버퍼링된 검파기 출력은 신호의 최대 피크 값들을 추적하게 된다.
도 1 및 도 2를 참조로 하여 전술한 구조들은 안정적이긴 하나, 수 ns ~ 수십 ns의 빠른 시간 내에 신호의 크기를 추출해 내야 하는 광통신 응용 시스템, 예를 들어, NG-PON2에서는 다양한 문제들을 야기한다.
첫째, 신호 검파를 목적으로 사용되는 다이오드의 주파수 특성이다. 수 Gbps로 동작하는 광통신 클럭 주파수에서 검파 다이오드는 주로 커패시터 성분으로 보인다. 이는 저주파에서만큼 순 방향 검파 기능을 수행하지 못한다는 것을 의미한다. 고주파 동작을 목적으로 사용되는 쇼트키 배리어 다이오드(schottky barrier diode)의 경우에도 광 통신 클럭 주파수에서는 정상적인 검파 기능을 수행하지 못하기 때문에, 신호의 피크 값을 검출하는데 상당한 시간 지연이 발생한다.
도 3은 집적회로에 사용되는 일반 다이오드와 쇼트키 배리어 다이오드로 검파기를 구성하는 경우, 주파수(frequency) 특성과 추적(transient) 특성을 비교한 시뮬레이션 결과 그래프이다.
도 3을 참조하면, 주파수 특성에 있어서, 일반 다이오드와 쇼트키 배리어 다이오드 모두 -3dB 주파수가 저주파(1MHz 이내)에 위치하여 로우 패스 필터(low pass filter: LPF) 특성을 보이다가 더 높은 특정 저 주파수에서 이득 감쇄가 일어나지 않는 제로(zero)를 만나게 된다. 이는 결국 수 Gbps 클럭 신호가 입력되는 경우, 약간의 신호 감쇄만 있고 신호는 그대로 통과된다는 것을 의미한다.
추적 특성에 있어서, 이러한 예상대로 신호가 출력되는 것을 확인할 수 있다. 일반 다이오드와 쇼트키 배리어 다이오드 모두, 출력 값이 수 ns ~ 수십 ns에는 신호의 피크 값에 도달하지 못하고 많은 시간이 요구될 것임을 확인할 수 있다. 따라서, 다이오드를 사용한 검파기를 수 Gbps의 광통신 시스템에 적용하기는 쉽지가 않다.
둘째, P2MP 방식으로 운용되는 광통신 응용 시스템에서는 매 시간마다 다양한 크기를 갖는 버스트 패킷 신호들이 입력된다. 이에 대응하기 위한 목적으로, 실제 데이터가 입력되기 전에 프리앰블(preamble) 신호가 일정시간 존재한다. 이 신호는 0과 1이 반복되는 고속 클럭으로 이 시간 동안 신호세기를 검출하여 이득을 조절하게 된다.. 전술한 증폭기와 검파기로 구성된 도 2의 피크 검출기를 사용하면, 검출되는 신호의 최대치는 평균치인 입력신호 크기의 1/2 값밖에 가지지 못한다. 이는 기생 커패시터 성분에 의한 충·반전으로 인해 0과 1 값의 평균값을 갖기 때문이다. 이로 인해 실제 신호가 가진 피크 값보다 작은 값을 검출하기 때문에 분해능이 떨어지게 된다. 아울러 내부 검파기 출력의 시정수도 크기 때문에 오랜 시간이 소모된다.
또한, 피크 검출기는 보통 빠른 응답특성을 얻기 위해 앞 단에 배치된 TIA의 출력을 입력 받는다. 따라서, 신호 크기가 크지 않다. 입력 신호전류가 수 uA ~ 수백 uA의 크기로 입력되는 것을 고려할 때, 피크 검출기가 검출해야 하는 신호 진폭은 증폭 후 수백 uV ~ 수 mV로 매우 작은 값을 가진다. 여기서, 디지털 시스템의 전기적인 노이즈까지 존재하는 환경에서 작은 출력 크기를 가지는 신호를 검출해서 얻은 추출 값도 앞서 말한 프리앰블 신호 크기의 절반이기 때문에, 피크 검출기의 판별력은 더욱 떨어진다. 따라서, 종래 구조를 수 Gbps의 광통신 시스템에 적용하는 것은 쉽지 않다.
셋째, 분해능이 떨어지고 디지털 노이즈 등이 존재하는 환경에서는 온도나 공정변화 등이 발생하는 경우 더욱 전술한 구조로는 대응하기가 어렵다. 따라서, 온도나 공정 변화 등에도 상대적인 값을 비교할 수 있는 대안이 필요하다. 아울러, 집적화되는 다이오드는 많은 면적을 차지한다는 문제와, 고속동작을 위해서는 쇼트키 배리어 다이오드와 같은 고주파 다이오드 공정이 지원되어야 하는 문제도 있다.
일 실시 예에 따라, 빠른 시간 내에 정확한 신호의 크기(level)를 추출하여 증폭기 이득 조절을 위한 판별 값을 제공하면서 회로의 집적화에 최적화된 구조를 가지는 신호 세기 검출기를 제안한다. 또한, 온도나 공정 등의 환경 변화에 영향을 받지 않는 안정적인 판별 값을 제공하는 신호 세기 검출기를 제안한다.
나아가, 전술한 신호 세기 검출기를 응용하여 증폭기의 자동 이득을 조절하는 감도를 향상시키며 고속으로 동작하는 버스트 모드 트랜스 임피던스 증폭기를 제안한다.
일 실시 예에 따른 신호 세기 검출기는, 입력되는 전압 신호의 피크 전압을 검출하는 세기 검출부와, 제1 기준전압을 입력받아 제2 기준전압을 생성하는 기준전압 발생부와, 피크 전압과 제2 기준전압을 비교하고 비교 결과에 따른 판별 값을 출력하는 비교부와, 비교부로부터 출력되는 판별 값을 저장하는 래치를 포함하며, 세기 검출부와 기준전압 발생부는 동일한 구조의 차동 증폭기를 가진다.
일 실시 예에 따른 세기 검출부는 세기 검출부의 차동 증폭기로부터 출력신호를 입력받아 필터링하여 안정화한 후 비교부에 전송하는 로우 패스 필터를 더 포함한다.
일 실시 예에 따른 세기 검출부는 트랜스 임피던스 증폭기로부터 출력전압을 입력받고, 더미 트랜스 임피던스 증폭기로부터 제1 기준전압을 입력받는다.
일 실시 예에 따른 세기 검출부의 차동 증폭기는 양의 피크 값을 검출하기 위하여 양의 입력 노드로 검출할 출력전압을 입력받고, 음의 입력 노드로 제1 기준전압을 입력받으며, 출력전압 및 제1 기준전압 간의 차이를 비교 증폭하여 양의 출력 전압을 생성한다. 다른 실시 예에 따른 세기 검출부의 차동 증폭기는 음의 피크 값을 검출하기 위하여 양의 입력 노드로 검출할 출력전압을 입력받고, 음의 입력 노드로 제1 기준전압을 입력받고, 출력전압 및 제1 기준전압 간의 차이를 비교 증폭하여 음의 출력 전압을 생성한다.
일 실시 예에 따른 세기 검출부의 차동 증폭기는, 소스가 접지전압에 연결되고 드레인이 제3 트랜지스터에 연결되며 게이트에 바이어스 전압이 입력되는 제1 트랜지스터와, 소스가 접지전압에 연결되고 드레인이 제4 트랜지스터에 연결되며 게이트에 바이어스 전압이 입력되는 제2 트랜지스터와, 소스가 제1 트랜지스터에 연결되고 드레인이 제5 트랜지스터에 연결되며 게이트가 양의 입력 노드에 연결되어 출력전압을 입력받는 제3 트랜지스터와, 소스가 제2 트랜지스터에 연결되고 드레인이 제6 트랜지스터에 연결되며 게이트가 음의 입력 노드에 연결되어 제1 기준전압을 입력받는 제4 트랜지스터와, 소스가 전원전압에 연결되고 드레인이 제3 트랜지스터에 연결되며 게이트가 제6 트랜지스터와 연결되는 제5 트랜지스터와, 소스가 전원전압에 연결되고 드레인이 제4 트랜지스터에 연결되며 게이트가 제5 트랜지스터와 연결되는 제6 트랜지스터를 포함하며, 제6 트랜지스터의 드레인에 출력 전압을 출력하는 출력 노드가 형성되며, 제4 트랜지스터와 출력 노드 사이에 형성되는 저항을 더 포함한다.
일 실시 예에 따른 기준전압 발생부의 차동 증폭기는, 소스가 접지전압에 연결되고 드레인이 제9 트랜지스터에 연결되며 게이트에 바이어스 전압이 입력되는 제7 트랜지스터와, 소스가 접지전압에 연결되고 드레인이 제10 트랜지스터에 연결되며 게이트에 바이어스 전압이 입력되는 제8 트랜지스터와, 소스가 제7 트랜지스터에 연결되고 드레인이 제11 트랜지스터에 연결되며 게이트가 양의 입력 노드에 연결되어 제1 기준전압을 입력받는 제9 트랜지스터와, 소스가 제8 트랜지스터에 연결되고 드레인이 제12 트랜지스터에 연결되며 게이트가 음의 입력 노드에 연결되어 제1 기준전압을 입력받는 제10 트랜지스터와, 소스가 전원전압에 연결되고 드레인이 제9 트랜지스터에 연결되며 게이트가 제12 트랜지스터와 연결되는 제11 트랜지스터와, 소스가 전원전압에 연결되고 드레인이 제10 트랜지스터에 연결되며 게이트가 제11 트랜지스터와 연결되는 제12 트랜지스터를 포함하며, 제9 트랜지스터의 드레인에 출력 전압을 출력하는 출력 노드가 형성되고, 제11 트랜지스터와 출력 노드 사이에 형성되는 저항을 더 포함한다.
일 실시 예에 따른 래치는 비교부로부터 출력되는 판별 값을 리셋 신호에 따라 시간 동기를 제공한다.
다른 실시 예에 따른 버스트 모드 트랜스 임피던스 증폭기는, 외부로부터 수신되는 전류신호를 전압신호로 변환 및 증폭하는 트랜스 임피던스 증폭기와, 트랜스 임피던스 증폭기로부터 출력되는 단일 전압신호를 제1 차동신호로 변환 및 증폭하는 단일신호입력-차동신호출력 증폭기와, 제1 차동신호에서 직류 오프셋을 제거한 후 증폭하여 제2 차동신호를 출력하는 자동 디씨오프셋 제거 증폭기와, 제2 차동신호를 입력받아 증폭하여 외부로 차동출력신호를 출력하는 버퍼 증폭기와, 트랜스 임피던스 증폭기로부터 입력받은 전압신호의 피크 값의 세기를 검출하되, 두 개의 동일한 차동 증폭기를 구성하여 피크 전압과 기준전압을 비교하고 비교 결과에 따라 피크 값의 세기를 판별하는 신호 세기 검출기와, 기준전압을 신호 세기 검출기에 제공하는 더미 트랜스 임피던스 증폭기를 포함한다.
일 실시 예에 따른 신호 세기 검출기의 두 개의 동일한 차동 증폭기는 각각 저항을 가지며, 각 저항은 서로 동일한 값을 가진다.
일 실시 예에 따른 신호 세기 검출기는, 신호 세기 검출기에서의 판별 값에 따라 출력신호를 생성하고, 신호 세기 검출기의 출력신호를 트랜스 임피던스 증폭기와 더미 트랜스 임피던스 증폭기에 피드백하여 해당 증폭기들의 이득을 조절하는 제어신호로 사용하며, 필요 시 단일신호입력-차동신호출력 증폭기, 자동 디씨오프셋 제거 증폭기 및 버퍼 증폭기 중 적어도 하나의 이득을 조절하는 제어신호로 사용한다.
일 실시 예에 따른 신호 세기 검출기는, 신호 세기 검출 단계를 다수 개로 구성하여 다 단으로 이득 조절을 하기 위해 신호 세기 검출기의 출력신호를 복수(n) 개의 비트로 구성한다.
일 실시 예에 따른 신호 세기 검출기는 트랜스 임피던스 증폭기로부터 출력전압을 입력받고 더미 트랜스 임피던스 증폭기로부터 제1 기준전압을 입력받아, 출력전압의 피크 전압을 검출하고 제1 기준전압으로부터 제2 기준전압을 생성하며, 피크 전압과 제2 기준전압을 비교하여 비교 결과에 따른 판별 값을 생성한다.
일 실시 예에 따른 신호 세기 검출기는 온도나 공정 변화 등에도 고속으로 안정되고 정밀하게 신호의 피크 값을 검출할 수 있다. 또한 다이오드가 사용되지 않아 집적도가 높고, 공정가격이 경제적이다.
나아가, 전술한 신호 세기 검출기를 버스트 모드 트랜스 임피던스 증폭기에 연계하여 증폭기의 자동 이득을 조절하는 감도 향상과 빠른 응답특성을 얻을 수 있다.
도 1은 일반적인 수동소자를 사용한 검파기의 구조도,
도 2는 일반적인 고속 데이터 처리를 위한 집적 회로에 사용되는 피크 검출기의 구조도,
도 3은 집적회로에 사용되는 일반 다이오드와 쇼트키 배리어 다이오드로 검파기를 구성하는 경우, 주파수 특성과 추적 특성을 비교 시뮬레이션한 결과를 도시한 그래프,
도 4는 본 발명의 일 실시 예에 따른 신호 세기 검출기의 블록 구성도,
도 5는 본 발명의 일 실시 예에 따른 신호 세기 검출기의 세부 회로도,
도 6은 본 발명의 일 실시 예에 따른 증폭기와 LPF를 포함하는 신호 세기 검출기의 효과를 보여주는 시뮬레이션 결과 그래프,
도 7은 본 발명의 일 실시 예에 따른 신호 세기 검출기를 포함하는 BM-TIA의 구성도,
도 8은 본 발명의 일 실시 예에 따른 BM-TIA의 시뮬레이션 파형을 도시한 파형도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시 예들을 상세히 설명한다. 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 4는 본 발명의 일 실시 예에 따른 신호 세기 검출기의 블록 구성도이다.
도 4를 참조하면, 신호 세기 검출기(4)는 세기 검출부(level detector)(41), 기준전압 발생부(reference voltage generator)(42), 비교부(comparator)(43) 및 래치(latch)(44)를 포함한다.
세기 검출부(41)는 입력신호를 증폭하고 신호 세기(signal level)를 검출한다. 일 실시 예에 따른 세기 검출부(41)는 포토 다이이오드(photo diode: PD)를 거쳐 전류-전압변환 증폭기인 트랜스 임피던스 증폭기(trans impedance amplifier: TIA, 이하 'TIA'라 칭함)에서 출력되는 신호인 출력전압(Vout1)을 입력신호로서 전달받아, 출력전압(Vout1)의 피크 전압(Vpeak) 값을 검출하고, 검출된 피크 전압(Vpeak) 값을 비교부(43)에 전송한다.
기준전압 발생부(12)는 제1 기준전압(Vref1)을 입력 받아 제2 기준전압(Vref2)을 발생한다. 제1 기준전압(Vref1)은 기준이 되는 DC 전압이다. 제1 기준전압(Vref1)은 앞서 언급한 TIA와 동일한 구조의 더미 트랜스 임피던스 증폭기(dummy trans impedance amplifier: dummy TIA, 이하 '더미 TIA'라 칭함)로부터 입력 받거나, 입력신호에서 DC 값만 추출하여 입력받을 수 있다. 제2 기준전압(Vref2)은 세기 검출부(41)에서 출력되는 피크 전압(Vpeak)의 세기가 강(Loud) 신호인지 약(Soft) 신호인지 여부를 판별하기 위해 사용되는 새로운 기준전압이다. 제2 기준전압(Vref2)은 도 7을 참조로 하여 후술되는 버스트 모드 트랜스 임피던스 증폭기(bust-mode trans impedance amplifier: BM-TIA, 이하 'BM-TIA'라 칭함)의 이득 조절 유무를 결정하는 판별 기준이 된다.
비교부(43)는 세기 검출부(41)에서 출력되는 피크 전압(Vpeak)과 기준전압 발생부(42)에서 출력되는 제2 기준전압(Vref2)을 각각 입력받아 이를 비교하고, 비교 결과에 따른 판별 값(VD)을 래치(44)에 전달한다. 일 실시 예에 따른 비교부(43)는 두 입력전압(Vpeak, Vref2)을 두고, 피크 전압(Vpeak) 값이 제2 기준전압(Vref2)보다 큰 값인지 작은 값인지 여부를 비교 증폭하고, 판별 값(VD)을 래치(44)에 출력한다.
일 실시 예에 따른 래치(44)는 SR 래치구조로, 비교부(43)로부터 1 비트의 판별 값(VD)을 수신하여 저장한다. 이때, 래치(44)는 판별 값(VD)을, 매체 접근 제어 계층(medium access control layer: MAC)에서 전송한 리셋(reset) 신호에 따라 시간 동기를 제공한다. 래치(44)는 리셋 신호가 입력되기 전까지 이전 값을 계속 유지하기 때문에, 리셋 이후 한번 판정된 값을 다음 리셋이 발생하기 전까지 유지한다. 다시 말해, 래치(44)의 S에 신호가 입력되면 1이, R에 신호가 입력되면 0이 출력값 Q로 출력되는데, S에 입력되는 리셋(reset) 신호가 임의 시간 동안 1 값을 유지하면 출력값 Q는 High 상태로 초기 상태를 가지다가, R에 입력되는 1 비트의 판별 값(VD)이 강(Loud) 신호를 검출하여 1 값을 가지면 출력값 Q는 Low 값을 유지한다. 다시 리셋(reset) 신호가 들어오기 전까지 이 Low 값은 잃지 않고 계속 유지된다.
BM-TIA에 입력되는 신호는 여러 ONU단에서 올라오는 강(Loud)/약(Soft) 신호가 뒤섞인 직렬(serial) 패킷이기 때문에, 이를 구분하기 위하여 각 패킷 간에는 가드 타임(guard time)이 존재한다. 리셋 신호는 이 가드 타임 내에 존재하여 시스템을 고 이득(High Gain) 상태로 초기화하고, 다음 버스트 패킷 신호를 수신할 준비를 하게 한다. 이전에 래치(44)에 저장되었던 판별 값은 리셋 신호가 발생할 때 초기화되며, 다음에 수신되는 버스트 패킷 신호의 크기에 따라 판별 값(VD)이 이후에 저장된다. 시스템의 회로구성 조건에 따라, High(1) 값을 Loud 신호의 판별 값으로 할지, Low(0) 값을 Loud 신호의 판별 값으로 할지 여부가 정해진다.
일 실시 예에 따른 래치(44)는 피크 전압(Vpeak)이 제2 기준전압(Vref2)보다 크면, 피드백 신호를 통해 TIA의 이득을 감쇄시킨다. 이에 비해, 피크 전압(Vpeak)이 제2 기준전압(Vref2)보다 작으면, TIA의 고 이득을 그대로 유지시킨다.
도 5는 본 발명의 일 실시 예에 따른 신호 세기 검출기의 세부 회로도이다.
세부적으로, 도 5는 주변의 일반적인 회로 블럭은 그대로 두고, 본 발명에서 제안하는 신호 세기 검출기(4)의 세기 검출부(41)와 기준전압 발생부(42)를 위주로 상세 회로를 도시하였다.
도 5를 참조하면, 세기 검출부(41)는 제1 차동 증폭기(410)를 포함하며, 로우패스필터(low pass filter: LPF, 이하 'LPF'라 칭함)(412)를 더 포함할 수 있다. 기준전압 발생부(42)는 제2 차동 증폭기(420)를 포함한다. 일 실시 예에 따른 세기 검출부(41)의 제1 차동 증폭기(410)와 기준전압 발생부(42)의 제2 차동 증폭기(420)는 동일한 구조와 사이즈를 가진다. 이에 따라, 제1 차동 증폭기(410)과 제2 차동 증폭기(420)는 온도나 공정 프로세스 등이 변화되더라도 동일한 동작특성 변화를 가진다.
일 실시 예에 따른 제1 차동 증폭기(410)를 포함하는 세기 검출부(41)는 차동 입력과 단일 출력을 가진다. 즉, 양의 노드로 TIA(2)의 출력인 출력전압(Vout1)을 입력받고, 음의 노드로 더미 TIA(3)의 출력인 제1 기준전압(Vref1)을 입력받아, 제1 차동 증폭기(410)의 이득만큼 증폭하고 피크 전압(Vpeak)을 출력한다.
본 발명에서는 양의 피크 값을 검출하기 위하여 제1 차동 증폭기(410)가 양의 입력 노드로 출력전압(Vout1)을 입력받고, 음의 입력 노드로 제1 기준전압(Vref1)을 입력받는다. 그리고, 출력전압(Vout1)과 제1 기준전압(Vref1) 간의 차이를 비교 증폭하여 양의 출력 전압을 생성한다. 동일하게 만일 음의 피크 값을 검출하기 위해서는 제1 차동 증폭기(410)는 양의 입력 노드로 출력전압(Vout1)을 입력받고, 음의 입력 노드로 제1 기준전압(Vref1)을 입력받고, 출력전압(Vout1)과 제1 기준전압(Vref1) 간의 차이를 비교 증폭하여 음의 출력 전압을 생성하여 사용할 것이다.
일 실시 예에 따른 제1 차동 증폭기(410)의 출력 노드에, 저항(RF)(4120)와 커패시터(CF)(4122)로 구성된 LPF(412)가 연결된다. LPF(412)는 제1 차동 증폭기(410)에서 출력된 전압을 필터링하여 피크 전압(Vpeak) 값을 안정화시킨다. 그리고, 이 필터링된 신호(Vpeak)를 비교부(43)에 전송한다. 이때, LPF(412)의 저항(RF)(4120)과 커패시터(CF)(4122)의 값은 LPF(412)의 -3dB 대역폭을 결정하는 값으로, 수 Gbps의 광신호 세기를 검출하는데 신속하게 응답할 수 있는 값으로 결정된다.
기준전압 발생부(42)의 제2 차동 증폭기(420)는 세기 검출부(41)의 제1 차동 증폭기(410)와 동일한 구조를 가진다. 다만, 제2 차동 증폭기(420)는 양의 노드 및 음의 노드가 동일하게 제1 기준전압(Vref1)을 입력받고, 새로운 제2 기준전압(Vref2)을 발생하여 출력한다. 예를 들어, 기준전압 발생부(42)는 차동 입력으로 모두 더미 TIA(3)의 출력인 기준전압(Vref1)을 입력받는다. 그리고, 출력으로 트랜지스터 M11(4205)의 드레인 전압이 아닌, 트랜지스터 M9(4203)의 드레인 전압을 내보낸다. 이는 신호 세기의 강약을 판별하는 제2 기준전압(Vref2)을 생성하기 위함이며, 제2 기준전압(Vref2)은 신호가 실리지 않은 피크 전압(Vpeak)에 비해 낮은 값이다.
한편, 도 5를 참조로 한 설명에는 TIA(2)의 출력이 반전되는 위상을 가진 네거티브 증폭기(negative amplifier)를 가정하고 설명한 것이다. 따라서, 만일 파저티브 증폭기(positive amplifier)인 경우에는 피크 전압(Vpeak)과 제2 기준전압(Vref2)의 위치가 바뀌어야 할 것이다.
일 실시 예에 따른 세기 검출부(41)와 기준전압 발생부(42)는 서로 동일한 차동 증폭기(410, 420)를 사용하지만, 특히 세기 검출부(41)의 저항 R1(4107)과 기준전압 발생부(42)의 저항 R2(4207)은 더욱 동일한 저항값을 유지해야 한다. 이유는, 두 차동 증폭기(410, 420)가 동일한 동작 환경에 있기 때문에, 온도나 공정 파라미터 등이 변경되어도 절대 변하지 않는 상대적인 전압 차를 일정하게 유지하기 위함이다. 전술한 설계 구조로 인해, 이득 조절의 변곡점은 변하지 않는다. 따라서, 제2 기준전압(Vref2)은 세기 검출부(41)의 신호인가 없는 레플리카 바이어스(Replica bias)라 할 수 있다.
제2 기준전압(Vref2)과 피크 전압(Vpeak)은 비교부(43)에 입력되고, 비교부(43)는 피크 전압(Vpeak)이 제2 기준전압(Vref2)보다 큰지 작은지 여부를 비교한다. 전술한 구조에서는 Loud 버스트 신호가 입력되면 피크 전압(Vpeak)은 제2 기준전압(Vref2)보다 낮은 값을 가지게 되고, Soft 버스트 신호가 입력되면 피크 전압(Vpeak)은 제2 기준전압(Vref2)보다 높은 값을 가진다. 일 실시 예에 따른 비교부(43)는 피크 전압(Vpeak)이 제2 기준전압(Vref2)보다 높으면 판별 값(VD)으로 High(1) 값을, 피크 전압(Vpeak)이 제2 기준전압(Vref2)보다 낮으면 판별 값(VD)으로 Low(0) 값을 출력한다.
만일 다단의 이득을 조절하고자 할 경우, 저항 R1(4107), R2(4207)를 대체하여, 두 차동 증폭기(410, 420)에 복수 개의 직렬저항을 삽입하고, 각 저항 위치에서 비교 기준전압 값들을 검출하여 사용하고, 복수 개의 비교기를 구비하여 비교하면 된다.
이하, 도 5를 참조하여, 일 실시 예에 따른 세기 검출부(41)의 제1 차동 증폭기(410)의 구조에 대해 상세히 설명한다.
일 실시 예에 따른 제1 차동 증폭기(410)는 양의 입력 노드로의 입력 전압(Vin)을 증폭시켜 양의 출력 전압을 생성한다. 제1 차동 증폭기(410)는 전원전압(VDD), 접지전압(GND), 제1 트랜지스터(M1)(4101), 제2 트랜지스터(M2)(4102), 제3 트랜지스터(M3)(4103), 제4 트랜지스터(M4)(4104), 제5 트랜지스터(M5)(4105) 및 제6 트랜지스터(M6)(4106)를 포함한다.
제1 트랜지스터(M1)(4101)는 소스가 접지전압(GND)에 연결되고, 드레인이 제3 트랜지스터(M3)(4103)에 연결되며, 게이트에 바이어스 전압(VB)이 입력된다. 제2 트랜지스터(M2)(4102)는 소스가 접지전압(GND)에 연결되고, 드레인이 제4 트랜지스터(M4)(4104)에 연결되며, 게이트에 바이어스 전압(VB)이 입력된다. 제1 트랜지스터(M1)(4101)의 드레인과 제2 트랜지스터(M2)(4102)의 드레인이 서로 연결된다.
제3 트랜지스터(M3)(4103)는 소스가 제1 트랜지스터(M1)(4101)에 연결되고, 드레인이 제5 트랜지스터(M5)(4105)에 연결되며, 게이트가 양의 입력 노드에 연결되어 출력전압(Vout1)을 입력받는다. 제4 트랜지스터(M4)(4104)는 소스가 제2 트랜지스터(M2)(4102)에 연결되고, 드레인이 제6 트랜지스터(M6)(4106)에 연결되며, 게이트가 음의 입력 노드에 연결되어 제1 기준전압(Vref1)을 입력받는다. 제3 트랜지스터(M3)(4103)의 소스와 제4 트랜지스터(M4)(4104)의 소스가 서로 연결된다.
제5 트랜지스터(M5)(4105)는 소스가 전원전압(VDD)에 연결되고, 드레인이 제3 트랜지스터(M3)(4103)에 연결되며, 게이트가 제6 트랜지스터(M6)(4106)와 연결된다. 제6 트랜지스터(M6)(4106)는 소스가 전원전압(VDD)에 연결되고, 드레인이 제4 트랜지스터(M4)(4104)에 연결되며, 게이트가 제5 트랜지스터(M5)(4105)와 연결된다.
제6 트랜지스터(M6)(4106)의 드레인에 출력 전압을 출력하는 출력 노드가 형성된다. 그리고, 제4 트랜지스터(M4)(4104)와 출력 노드 사이에 저항 R1(4107)이 형성된다. 그러나, 전술한 회로 구성은 본 발명의 일 실시 예일 뿐 이에 한정되지는 않는다.
이하, 도 5를 참조하여, 일 실시 예에 따른 기준전압 발생부(42)의 제2 차동 증폭기(420)의 구조에 대해 상세히 설명한다.
일 실시 예에 따른 제2 차동 증폭기(420)는 전원전압(VDD), 접지전압(GND), 제7 트랜지스터(M7)(4201), 제8 트랜지스터(M8)(4202), 제9 트랜지스터(M9)(4203), 제10 트랜지스터(M10)(4204), 제11 트랜지스터(M11)(4205) 및 제12 트랜지스터(M12)(4206)를 포함한다.
제7 트랜지스터(M7)(4201)는 소스가 접지전압(GND)에 연결되고, 드레인이 제9 트랜지스터(M9)(4203)에 연결되며, 게이트에 바이어스 전압(VB)이 입력된다. 제8 트랜지스터(M8)(4202)는 소스가 접지전압(GND)에 연결되고, 드레인이 제10 트랜지스터(M10)(4204)에 연결되며, 게이트에 바이어스 전압(VB)이 입력된다. 제7 트랜지스터(M7)(4201)의 드레인과 제8 트랜지스터(M8)(4202)의 드레인이 서로 연결된다.
제9 트랜지스터(M9)(4203)는 소스가 제7 트랜지스터(M7)(4201)에 연결되고, 드레인이 제11 트랜지스터(M11)(4205)에 연결되며, 게이트가 양의 입력 노드에 연결되어 제1 기준전압(Vref1)을 입력받는다. 제10 트랜지스터(M10)(4204)는 소스가 제8 트랜지스터(M8)(4202)에 연결되고, 드레인이 제12 트랜지스터(M12)(4206)에 연결되며, 게이트가 음의 입력 노드에 연결되어 제1 기준전압(Vref1)을 입력받는다. 제9 트랜지스터(M9)(4203)의 소스와 제10 트랜지스터(M10)(4204)의 소스가 서로 연결된다.
제11 트랜지스터(M11)(4205)는 소스가 전원전압(VDD)에 연결되고, 드레인이 제9 트랜지스터(M9)(4203)에 연결되며, 게이트가 제12 트랜지스터(M12)(4206)와 연결된다. 제12 트랜지스터(M12)(4206)는 소스가 전원전압(VDD)에 연결되고, 드레인이 제10 트랜지스터(M10)(4204)에 연결되며, 게이트가 제11 트랜지스터(M11)(4205)와 연결된다.
제9 트랜지스터(M9)(4203)의 드레인에 출력 전압을 출력하는 출력 노드가 형성된다. 그리고, 제11 트랜지스터(M11)(4205)와 출력 노드 사이에 저항(R2) (4207)이 형성된다. 그러나, 전술한 회로 구성은 본 발명의 일 실시 예일 뿐 이에 한정되지는 않는다.
도 6은 본 발명의 일 실시 예에 따른 증폭기와 LPF를 포함하는 신호 세기 검출기의 효과를 보여주는 시뮬레이션 결과 그래프이다.
먼저, 주파수 특성을 살펴보면, RC-LPF의 주파수 특성은, 다이오드와 커패시터로 이루어진 검파기에 비하여 광대역 특성을 갖는 것을 확인할 수 있다.
추적 특성을 살펴보면, 도 6의 오른쪽 하단의 결과에서 보듯 2.5Gbps의 프리앰블 입력신호에 대해서 RC-LPF는 5ns이내의 상당히 양호한 신호 추적특성을 보인다. 그러나, 제로 이득과 충·방전 현상 때문에 검출 전압은 프리앰블 입력신호의 진폭만큼을 가지지 못하고 신호 진폭의 절반 정도의 추적 특성을 가진다. 이 경우, 판별할 분해능이 떨어지기 때문에 독단적으로 수 Gbps의 TIA에 사용할 수 없다.
판별한 분해능을 키우기 위해 증폭기(amplifier)를 사용하는 경우, 먼저 RC-LPF 없이 증폭기 자체의 특성을 고려해보면, 증폭기는 기본적으로 LPF의 특성을 가지기 때문에 증폭기의 주파수 특성을 RC-LPF와 유사하게 하는 경우, 증폭기도 추적 특성에서 5ns 이내의 양호한 신호 추적 특성을 가진다. 그러나, 증폭기의 경우, 입력신호의 레벨도 증폭하지만, 불필요한 AC 리플신호도 증폭되기 때문에 RC-LPF의 결과보다 더 크게 검출신호가 심하게 요동을 쳐서 안정된 출력 값을 제공하지 못한다. 이로 인해 판별 값은 불안정된 결과를 보일 수 있으므로, 독단적으로 수 Gbps의 TIA에 사용할 수 없다.
한편, 도 6의 오른쪽 상단에 도시된 바와 같이, 본 발명의 RC-LPF와 증폭기를 같이 사용하는 경우, 추적 특성의 결과에서 확인할 수 있듯이, 대략 15ns의 추적 특성과 보다 안정된 피크값과 및 판별력을 가진 큰 값의 출력특성을 보이기 때문에 수 Gbps의 TIA에 사용할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 신호 세기 검출기를 포함하는 BM-TIA의 구성도이다.
도 7을 참조하면, 일 실시 예에 따른 BM-TIA는 TIA(2), 더미 TIA(3), 신호 세기 검출기(4), 단일신호입력-차동신호출력(single to differential: S2D, 이하 S2D라 칭함) 증폭기(5), 자동 오프셋 취소(auto offset cancellation: AOC, 이하 AOC라 칭함) 증폭기(6) 및 버퍼(Buffer) 증폭기(7)를 포함한다.
TIA(2)는 외부로부터 수신되는 입력전류(Iin) 신호를 변환 및 증폭하여 출력전압(Vout1) 신호를 출력한다. 이때, TIA(2)가 수신하는 입력전류(Iin)는 광섬유를 통해 포토다이오드(PD)(1)로부터 전달된 신호일 수 있다. S2D 증폭기(5)는 TIA(2)로부터 출력되는 단일 출력전압(Vout1) 신호를 제1 차동 신호로 변환 및 증폭한다. AOC 증폭기(6)는 제1 차동 신호에서 회로 안정화를 위해 직류 오프셋(DC-offset)을 제거한 후, 증폭하여 제2 차동 신호를 생성하여 출력한다. 버퍼 증폭기(7)는 제2 차동 신호를 입력받아 외부소자에 차동 출력 신호를 출력한다.
신호 세기 검출기(4)는 신호 세기의 검출하기 위하여 TIA(2)의 출력전압(Vout1) 신호를 입력받아 그 크기를 검출하고, 이 값을 기준이 되는 더미 TIA(3)의 출력신호인 제1 기준전압(Vref1)을 입력받아 내부적으로 이용하여 출력신호 Vpeak _D를 출력한다.
더미 TIA(3)는 TIA(2)와 동일한 회로이지만, 신호인가가 없으며 TIA에 신호가 없을 때 동일한 DC 값을 추출하기 위하여 사용되는 회로이다. 신호 세기 검출기(4)는 더미 TIA(3)의 출력 DC 값을 제1 기준전압(Vref1)으로 S2D 증폭기(5)와 병렬로 사용한다.
신호 세기 검출기(4)에서 제1 기준전압(Vref1)을 사용하는 것은, 도 4 및 도 5를 참조로 하여 전술한 바 있으므로 상세한 설명은 생략한다. S2D 증폭기(5)는 제1 기준전압(Vref1)을 이용하여 단일 출력전압(Vout1) 신호를 차동 신호로 변환하려고 할 때, 차동 입력의 한 신호로 사용하게 된다. 즉, S2D 증폭기(5)의 차동 포트 한쪽에는 출력전압(Vout1)이, 다른 한쪽에는 제1 기준전압(Vref1)이 입력되게 된다.
일 실시 예에 따른 신호 세기 검출기(4)에서 판별된 신호 세기 유무는 출력신호 Vpeak_D를 통해 TIA(2)와 더미 TIA(3)로 피드백되어 증폭기의 전압 이득을 조절하게 된다. 증폭기의 이득 조절은 꼭 TIA(2)와 더미 TIA(3)에 국한하지는 않고, 필요에 따라 다른 블록, 예를 들어 S2D 증폭기(5), AOC 증폭기(6) 또는 버퍼 증폭기(7) 등에도 조절 가능하다. 한편, 신호 세기 검출 단계를 여러 개로 하여 이득 조절을 다 단으로 하려고 할 때는, 신호 세기 검출기(4)의 출력신호 Vpeak _D는 복수 개(n)의 비트로 구성될 수 있다.
도 8은 본 발명의 일 실시 예에 따른 BM-TIA의 시뮬레이션 파형을 도시한 파형도이다.
세부적으로, 도 8은 입력신호로 진폭이 150uA를 가지는 강 버스트 입력(loud burst input) 신호의 2.5Gb/s급 프리앰블(preamble) 신호가 인가되는 것을 가정으로 한 시뮬레이션 파형이다. 가드 타임(guard time) 동안에 MAC에서 리셋(reset) 신호가 인가되면 신호 세기 검출기는 검출을 리셋(detection reset)하고 High 값을 가진다. 프리앰블 신호가 입력되면 초기에 출력 버퍼를 통해 증폭된 신호를 출력하게 된다.
그러나, 신호 세기 검출기에서 제2 기준전압(Vref2)과 피크 전압(Vpeak)을 비교하여 피크 전압(Vpeak)이 제2 기준전압(Vref2)보다 작으면, Vpeak _D로 Low 값을 출력한다. Vpeak _D는 TIA로 피드백되어 이득을 조절한다. 따라서, 이득이 조절된 이후 신호전압은 작은 증폭 이득을 가지고 버퍼를 통해 출력된다. 이로써, 큰 버스트 입력전류(loud burst current input)가 인가되었을 때는 자동으로 이를 인지하여 비선형 증폭을 차단하기 위하여 이득을 줄여 출력하게 된다.
초기 출력전압에서 이득이 조절되어 새로운 안정화된 출력 값을 가질 때까지를 응답시간(response time)이라 하는데, 본 시뮬레이션에서는 8ns의 시간이 소모된다. 이 응답시간은 시스템에서 요구한 중요한 값이기 때문에 이를 고려하여 설계하여야 한다. 이 시간이 길어질수록 데이터 쓰루풋(data throughput)이 낮아진다.
이제까지 본 발명에 대하여 그 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (20)

  1. 입력되는 전압 신호의 피크 전압을 검출하는 세기 검출부;
    제1 기준전압을 입력 받아 제2 기준전압을 생성하는 기준전압 발생부;
    상기 피크 전압과 상기 제2 기준전압을 입력 받아 비교하고 비교 결과에 따른 판별 값을 출력하는 비교부; 및
    상기 비교부로부터 출력되는 판별 값을 저장하는 래치; 를 포함하고,
    상기 세기 검출부는
    상기 입력되는 전압 신호로부터 상기 피크 전압을 출력하는 제1 차동 증폭기를 포함하고,
    상기 기준전압 발생부는
    상기 제1 기준전압을 입력 받아 상기 제2 기준전압을 출력하는 제2 차동 증폭기를 포함하고,
    상기 제1 차동 증폭기와 상기 제2 차동 증폭기는
    동일한 구조와 사이즈를 갖고, 온도 및 공정 프로세스 변화에 대해서 동일한 동작 특성 변화를 갖고,
    상기 제1 차동 증폭기는
    상기 입력되는 전압 신호와 상기 제1 기준전압을 차동 입력 받고;
    상기 제2 차동 증폭기는
    동일한 상기 제1 기준전압을 차동으로 입력 받는 것을 특징으로 하는 신호 세기 검출기.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 세기 검출부는
    상기 제1 차동 증폭기의 출력 노드에 연결되고, 상기 피크 전압의 고주파 신호를 필터링하여 안정화하는 로우 패스 필터;
    를 더 포함하는 것을 특징으로 하는 신호 세기 검출기.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제1 차동 증폭기는
    상기 입력되는 전압 신호의 피크 전압을 검출하기 위하여,
    양의 입력 노드로 상기 입력되는 전압 신호를 입력 받고, 음의 입력 노드로 상기 제1 기준전압을 입력 받는 경우, 상기 입력되는 전압 신호와 상기 제1 기준전압 간의 차이를 비교 증폭하여 양의 출력 전압을 생성하고,
    양의 입력 노드로 상기 제1 기준전압을 입력 받고, 음의 입력 노드로 상기 입력되는 전압 신호를 입력 받는 경우, 상기 제1 기준전압과 상기 입력되는 전압 신호간의 차이를 비교 증폭하여 음의 출력 전압을 생성하는 것을 특징으로 하는 신호 세기 검출기.
  6. 제 1 항에 있어서,
    상기 제2 기준전압은
    상기 기준전압 발생부가 상기 제1 기준전압을 입력 받아 출력하는 출력전압인 것을 특징으로 하는 신호 세기 검출기.
  7. 제 5 항에 있어서,
    상기 제1 차동 증폭기는
    소스가 접지전압에 연결되고 드레인이 제3 트랜지스터의 소스와 제2 트랜지스터의 드레인에 연결되며 게이트에 바이어스 전압이 입력되는 제1 트랜지스터;
    소스가 접지전압에 연결되고 드레인이 제4 트랜지스터의 소스와 제1 트랜지스터의 드레인에 연결되며 게이트에 바이어스 전압이 입력되는 제2 트랜지스터;
    소스가 제1 트랜지스터에 연결되고 드레인이 제5 트랜지스터의 드레인과 게이트에 연결되며 게이트가 양의 입력 노드에 연결되어 상기 입력되는 전압 신호를 입력받는 제3 트랜지스터;
    소스가 제2 트랜지스터에 연결되고 드레인이 제1 저항에 연결되며 게이트가 음의 입력 노드에 연결되어 제1 기준전압을 입력받는 제4 트랜지스터;
    소스가 전원전압에 연결되고 드레인이 게이트와 제3 트랜지스터에 연결되며 게이트가 제6 트랜지스터 연결되는 제5 트랜지스터;
    소스가 전원전압에 연결되고 드레인이 상기 제1 차동 증폭기의 출력 노드 및 상기 제1 저항에 연결되며 게이트가 제5 트랜지스터와 연결되는 제6 트랜지스터;
    를 포함하는 것을 특징으로 구성되는 신호 세기 검출기.
  8. 제 7 항에 있어서,
    상기 제2 차동 증폭기는
    소스가 접지전압에 연결되고 드레인이 제10 트랜지스터의 소스와 제7 트랜지스터의 드레인에 연결되며 게이트에 바이어스 전압이 입력되는 제8 트랜지스터;
    소스가 접지전압에 연결되고 드레인이 제9 트랜지스터의 소스와 제8 트랜지스터의 드레인에 연결되며 게이트에 바이어스 전압이 입력되는 제7 트랜지스터;
    소스가 제8 트랜지스터에 연결되고 드레인이 제12 트랜지스터의 드레인과 게이트에 연결되며 게이트가 양의 입력 노드에 연결되어 제 1 기준전압을 입력받는 제10 트랜지스터;
    소스가 제7 트랜지스터에 연결되고 드레인이 제2 저항에 연결되며 게이트가 음의 입력 노드에 연결되어 제1 기준전압을 입력받는 제9 트랜지스터;
    소스가 전원전압에 연결되고 드레인이 게이트와 제10 트랜지스터에 연결되며 게이트가 제11 트랜지스터 연결되는 제12 트랜지스터;
    소스가 전원전압에 연결되고 드레인이 상기 제2 차동 증폭기의 출력 노드 및 상기 제2 저항에 연결되며 게이트가 제12 트랜지스터와 연결되는 제11 트랜지스터;
    를 포함하는 것을 특징으로 구성되는 신호 세기 검출기.
  9. 제 8 항에 있어서,
    상기 입력되는 전압 신호의 음의 피크 전압을 검출하는 경우,
    상기 제1 차동 증폭기는
    상기 제6 트랜지스터와 상기 제1 저항 사이에 출력 노드에서 생성되는 출력 전압을 로우 패스 필터링 한 후 피크 전압을 생성하고,
    상기 제2 차동 증폭기는
    상기 제9 트랜지스터와 상기 제2 저항 사이에 출력 노드에서 상기 제2 기준전압을 생성하며
    상기 입력되는 전압 신호의 양의 피크 전압을 검출하는 경우,
    상기 제1 차동 증폭기는
    상기 제4 트랜지스터와 상기 제1 저항 사이에 출력 노드에서 생성되는 출력 전압을 로우 패스 필터링 한 후 피크 전압을 생성하고
    상기 제2 차동 증폭기는
    상기 제11 트랜지스터와 상기 제2 저항 사이에 출력 노드로부터 제2 기준전압을 생성하여
    상기 비교부를 통해 상기 피크 전압과 상기 제2 기준전압을 입력 받아 비교하고 비교 결과에 따른 판별 값을 출력하는 것을 특징으로 구성되는 신호 세기 검출기.
  10. 제 1 항에 있어서,
    상기 래치는
    R노드에 상기 비교부로부터 출력되는 판별 값을 입력 받아 S노드에서 리셋 신호에 따라 시간 동기를 제공하여 Q노드에서 저장된 판별값을 출력하는 것을 특징으로 하는 신호 세기 검출기.
  11. 외부로부터 수신되는 광전환 전류신호를 전압신호로 변환 및 증폭하는 트랜스 임피던스 증폭기;
    상기 트랜스 임피던스 증폭기로부터 출력되는 단일 전압신호를 제1 차동신호로 변환 및 증폭하는 단일신호입력-차동신호출력 증폭기;
    상기 제1 차동신호에서 직류 오프셋을 제거한 후 증폭하여 제2 차동신호를 출력하는 자동 디씨오프셋 제거 증폭기;
    상기 제2 차동신호를 입력 받아 증폭하여 외부로 차동출력신호를 출력하는 버퍼 증폭기;
    트랜스 임피던스 증폭기로부터 입력되는 전압 신호의 피크 전압을 검출하는 세기 검출부와 입력전압이 없는 더미 트랜스 임피던스 증폭기에서 제1 기준전압을 입력 받아 제2 기준전압을 생성하는 기준전압 발생부 그리고 상기 피크 전압과 상기 제2 기준전압을 입력 받아 비교하고 비교 결과에 따른 판별 값을 출력하는 비교부; 및 상기 비교부로부터 출력되는 판별 값을 저장하는 래치; 를 포함하여 구성된 신호 세기 검출기;
    상기 신호 세기 검출기의 출력을 입력 받아 트랜스 임피던스 증폭기와 더미 트랜스 임피던스 증폭기의 이득을 조절하고,
    상기 세기 검출부는
    상기 입력되는 전압 신호로부터 상기 피크 전압을 출력하는 제1 차동 증폭기를 포함하고,
    상기 기준전압 발생부는
    상기 제1 기준전압을 입력 받아 상기 제2 기준전압을 출력하는 제2 차동 증폭기를 포함하고,
    상기 제1 차동 증폭기와 상기 제2 차동 증폭기는
    동일한 구조와 사이즈를 갖고, 온도 및 공정 프로세스 변화에 대해서 동일한 동작 특성 변화를 갖고,
    상기 제1 차동 증폭기는
    상기 입력되는 전압 신호의 양의 피크 전압을 검출하는 경우,
    양의 입력 노드로 상기 입력되는 전압 신호를 입력 받고, 음의 입력 노드로 상기 제1 기준전압을 입력 받으며, 상기 입력되는 전압 신호와 상기 제1 기준전압 간의 차이를 비교 증폭하여 양의 출력 전압을 생성하고,
    상기 입력되는 전압 신호의 음의 피크 전압을 검출하는 경우,
    양의 입력 노드로 상기 제1 기준전압을 입력 받고, 음의 입력 노드로 상기 입력되는 전압 신호를 입력 받으며, 상기 제1 기준전압과 상기 입력되는 전압 신호간의 차이를 비교 증폭하여 음의 출력 전압을 생성하는 것을 특징으로 하는 버스트 모드 트랜스 임피던스 증폭기.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 세기 검출부는
    상기 제1 차동 증폭기의 출력 노드에 연결되고, 상기 피크 전압의 고주파 신호를 필터링하여 안정화하는 로우 패스 필터;
    를 더 포함하는 것을 특징으로 하는 버스트 모드 트랜스 임피던스 증폭기.
  14. 제 11 항에 있어서,
    상기 신호 세기 검출기는
    상기 신호 세기 검출기에서의 판별 값에 따라 출력신호를 생성하고, 상기 신호 세기 검출기의 출력신호를 상기 트랜스 임피던스 증폭기와 상기 더미 트랜스 임피던스 증폭기에 피드백하여 해당 증폭기들의 이득을 조절하는 제어신호로 사용하며, 상기 단일신호입력-차동신호출력 증폭기, 자동 디씨오프셋 제거 증폭기 및 버퍼 증폭기 중 적어도 하나의 이득을 조절하는 제어신호로 사용하는 것을 특징으로 하는 버스트 모드 트랜스 임피던스 증폭기
  15. 제 14 항에 있어서,
    상기 신호 세기 검출기는
    상기 신호 세기 검출기의 출력신호를 복수(n) 개의 비트로 구성하여 상기 단일신호입력-차동신호출력 증폭기, 자동 디씨오프셋 제거 증폭기 및 버퍼 증폭기 중 적어도 하나의 이득을 다 단으로 조절하는 것을 특징으로 하는 버스트 모드 트랜스 임피던스 증폭기.
  16. 삭제
  17. 제 11 항에 있어서,
    상기 제2 기준전압은
    상기 기준전압 발생부가 상기 제1 기준전압을 입력 받아 출력하는 출력전압인 것을 특징으로 하는 버스트 모드 트랜스 임피던스 증폭기.
  18. 제 11 항에 있어서,
    상기 제1 차동 증폭기는
    소스가 접지전압에 연결되고 드레인이 제3 트랜지스터의 소스와 제2 트랜지스터의 드레인에 연결되며 게이트에 바이어스 전압이 입력되는 제1 트랜지스터;
    소스가 접지전압에 연결되고 드레인이 제4 트랜지스터의 소스와 제1 트랜지스터의 드레인에 연결되며 게이트에 바이어스 전압이 입력되는 제2 트랜지스터;
    소스가 제1 트랜지스터에 연결되고 드레인이 제5 트랜지스터의 드레인과 게이트에 연결되며 게이트가 양의 입력 노드에 연결되어 신호전압을 입력받는 제3 트랜지스터;
    소스가 제2 트랜지스터에 연결되고 드레인이 제1 저항에 연결되며 게이트가 음의 입력 노드에 연결되어 제1 기준전압을 입력받는 제4 트랜지스터;
    소스가 전원전압에 연결되고 드레인이 게이트와 제3 트랜지스터에 연결되며 게이트가 제6 트랜지스터 연결되는 제5 트랜지스터;
    소스가 전원전압에 연결되고 드레인이 상기 제1 저항에 연결되며 게이트가 제5 트랜지스터와 연결되는 제6 트랜지스터;
    를 포함하는 것을 특징으로 구성되는 버스트 모드 트랜스 임피던스 증폭기.
  19. 제 18 항에 있어서,
    상기 제2 차동 증폭기는
    소스가 접지전압에 연결되고 드레인이 제10 트랜지스터의 소스와 제7 트랜지스터의 드레인에 연결되며 게이트에 바이어스 전압이 입력되는 제8 트랜지스터;
    소스가 접지전압에 연결되고 드레인이 제9 트랜지스터의 소스와 제8 트랜지스터의 드레인에 연결되며 게이트에 바이어스 전압이 입력되는 제7 트랜지스터;
    소스가 제8 트랜지스터에 연결되고 드레인이 제12 트랜지스터의 드레인과 게이트에 연결되며 게이트가 양의 입력 노드에 연결되어 제 1 기준전압을 입력받는 제10 트랜지스터;
    소스가 제7 트랜지스터에 연결되고 드레인이 제2 저항에 연결되며 게이트가 음의 입력 노드에 연결되어 제1 기준전압을 입력받는 제9 트랜지스터;
    소스가 전원전압에 연결되고 드레인이 게이트와 제10 트랜지스터에 연결되며 게이트가 제11 트랜지스터 연결되는 제12 트랜지스터;
    소스가 전원전압에 연결되고 드레인이 상기 제2 저항에 연결되며 게이트가 제12 트랜지스터와 연결되는 제11 트랜지스터;
    를 포함하는 것을 특징으로 구성되는 버스트 모드 트랜스 임피던스 증폭기.
  20. 제 19 항에 있어서,
    상기 입력되는 전압 신호의 음의 피크 전압을 검출하는 경우,
    상기 제1 차동 증폭기는
    상기 제6 트랜지스터와 상기 제1 저항 사이에 출력 노드에서 생성되는 출력 전압을 로우 패스 필터링 한 후 피크 전압을 생성하고,
    상기 제2 차동 증폭기는
    상기 제9 트랜지스터와 상기 제2 저항 사이에 출력 노드에서 상기 제2 기준전압을 생성하며
    상기 입력되는 전압 신호의 양의 피크 전압을 검출하는 경우,
    상기 제1 차동 증폭기는
    상기 제4 트랜지스터와 상기 제1 저항 사이에 출력 노드에서 생성되는 출력 전압을 로우 패스 필터링 한 후 피크 전압을 생성하고
    상기 제2 차동 증폭기는
    상기 제11 트랜지스터와 상기 제2 저항 사이에 출력 노드로부터 제2 기준전압을 생성하여
    상기 비교부를 통해 상기 피크 전압과 상기 제2 기준전압을 입력 받아 비교하고 비교 결과에 따른 판별 값을 출력하는 것을 특징으로 구성되는 버스트 모드 트랜스 임피던스 증폭기.
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