JP3031326B2 - バースト受信回路およびバースト受信回路の制御方法 - Google Patents
バースト受信回路およびバースト受信回路の制御方法Info
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- JP3031326B2 JP3031326B2 JP10052663A JP5266398A JP3031326B2 JP 3031326 B2 JP3031326 B2 JP 3031326B2 JP 10052663 A JP10052663 A JP 10052663A JP 5266398 A JP5266398 A JP 5266398A JP 3031326 B2 JP3031326 B2 JP 3031326B2
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- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/60—Receivers
- H04B10/66—Non-coherent receivers, e.g. using direct detection
- H04B10/69—Electrical arrangements in the receiver
- H04B10/695—Arrangements for optimizing the decision element in the receiver, e.g. by using automatic threshold control
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
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- Optical Communication System (AREA)
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Description
【０００１】
【発明の属する技術分野】この発明は、時分割多重通信
等を用いるデータ通信装置に適用されるバースト受信回
路およびバースト受信回路の制御方法に関する。
等を用いるデータ通信装置に適用されるバースト受信回
路およびバースト受信回路の制御方法に関する。
【０００２】
【従来の技術】従来、ＡＴＣ（Ａutomatic Ｔhreshold
Ｃontrol：自動閾値制御）型のバースト光受信回路で
は、バースト間の無信号時に、出力が不定（“１”、
“０”を決定する要素がないため、回路内外の微小な条
件変動によって出力が変化する状態）となってしまう。
このような不具合を解消するため、ＡＴＣ回路に予めオ
フセットをかけて、出力不定状態を回避する方法が取ら
れていた。
Ｃontrol：自動閾値制御）型のバースト光受信回路で
は、バースト間の無信号時に、出力が不定（“１”、
“０”を決定する要素がないため、回路内外の微小な条
件変動によって出力が変化する状態）となってしまう。
このような不具合を解消するため、ＡＴＣ回路に予めオ
フセットをかけて、出力不定状態を回避する方法が取ら
れていた。
【０００３】
【発明が解決しようとする課題】しかしながら、ＡＴＣ
回路にオフセットをかけると、受信レベル感度の低下や
出力デューティの劣化を招く等の欠点があり、バースト
光受信器の高性能化を妨害していた。
回路にオフセットをかけると、受信レベル感度の低下や
出力デューティの劣化を招く等の欠点があり、バースト
光受信器の高性能化を妨害していた。
【０００４】この発明は、このような背景の下になされ
たもので、受信レベル感度の低下や出力デューティの劣
化を招くことなく出力の不定状態を回避することができ
るバースト受信回路およびバースト受信回路の制御方法
を提供することを目的としている。
たもので、受信レベル感度の低下や出力デューティの劣
化を招くことなく出力の不定状態を回避することができ
るバースト受信回路およびバースト受信回路の制御方法
を提供することを目的としている。
【０００５】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、受信信号
に、当該受信信号の大小に対応したオフセットを与える
制御手段と、所定の閾値を基準に前記オフセットが与え
られた受信信号を整形してバースト信号を取り出す信号
整形手段とを有し、前記制御手段は、前記バースト信号
受信時に前記オフセットを０にするオフセット切換手段
を具備することを特徴とする。また、請求項２に記載の
発明にあっては、請求項１に記載のバースト受信回路で
は、前記受信信号において前記バースト信号の開始を検
出する検出手段を具備することを特徴とする。また、請
求項３に記載の発明にあっては、請求項１または請求項
２の何れかに記載のバースト受信回路では、前記バース
ト信号の終了後予め設定される所定の時間が経過するま
で前記オフセットを０に継続させるリトリガブルマルチ
バイブレータを具備することを特徴とする。また、請求
項４に記載の発明にあっては、請求項３に記載のバース
ト受信回路では、前記バースト信号の開始によって出力
が立ち上がり、外部から通知される前記バースト信号の
終了によって前記出力が立ち下がるフリップフロップ
と、前記リトリガブルマルチバイブレータの出力と前記
フリップフロップの出力との両方が立ち上がっている場
合に前記オフセットを０に継続させる論理積回路とを具
備することを特徴とする。また、請求項５に記載の発明
にあっては、請求項１ないし請求項４の何れかに記載の
バースト受信回路では、光信号を受光する受光素子と、
前記受光素子に流れる電流を前記受信信号に変換するア
ンプとを具備することを特徴とする。また、請求項６に
記載の発明にあっては、受信信号に、当該受信信号の大
小に対応し且つバースト信号受信時には０となるように
オフセットを与え、所定の閾値を基準に前記オフセット
が与えられた受信信号を整形してバースト信号を取り出
すことを特徴とする。また、請求項７に記載の発明にあ
っては、請求項６に記載のバースト受信回路の制御方法
では、前記バースト信号の終了後予め設定される所定の
時間が経過するまで前記オフセットを０に継続させるこ
とを特徴とする。また、請求項８に記載の発明にあって
は、請求項６に記載のバースト受信回路の制御方法で
は、前記バースト信号の開始から、前記バースト信号の
終了後予め設定される所定の時間が経過するまで、ある
いは外部から通知される前記バースト信号の終了まで前
記オフセットを０に継続させることを特徴とする。
ために、請求項１に記載の発明にあっては、受信信号
に、当該受信信号の大小に対応したオフセットを与える
制御手段と、所定の閾値を基準に前記オフセットが与え
られた受信信号を整形してバースト信号を取り出す信号
整形手段とを有し、前記制御手段は、前記バースト信号
受信時に前記オフセットを０にするオフセット切換手段
を具備することを特徴とする。また、請求項２に記載の
発明にあっては、請求項１に記載のバースト受信回路で
は、前記受信信号において前記バースト信号の開始を検
出する検出手段を具備することを特徴とする。また、請
求項３に記載の発明にあっては、請求項１または請求項
２の何れかに記載のバースト受信回路では、前記バース
ト信号の終了後予め設定される所定の時間が経過するま
で前記オフセットを０に継続させるリトリガブルマルチ
バイブレータを具備することを特徴とする。また、請求
項４に記載の発明にあっては、請求項３に記載のバース
ト受信回路では、前記バースト信号の開始によって出力
が立ち上がり、外部から通知される前記バースト信号の
終了によって前記出力が立ち下がるフリップフロップ
と、前記リトリガブルマルチバイブレータの出力と前記
フリップフロップの出力との両方が立ち上がっている場
合に前記オフセットを０に継続させる論理積回路とを具
備することを特徴とする。また、請求項５に記載の発明
にあっては、請求項１ないし請求項４の何れかに記載の
バースト受信回路では、光信号を受光する受光素子と、
前記受光素子に流れる電流を前記受信信号に変換するア
ンプとを具備することを特徴とする。また、請求項６に
記載の発明にあっては、受信信号に、当該受信信号の大
小に対応し且つバースト信号受信時には０となるように
オフセットを与え、所定の閾値を基準に前記オフセット
が与えられた受信信号を整形してバースト信号を取り出
すことを特徴とする。また、請求項７に記載の発明にあ
っては、請求項６に記載のバースト受信回路の制御方法
では、前記バースト信号の終了後予め設定される所定の
時間が経過するまで前記オフセットを０に継続させるこ
とを特徴とする。また、請求項８に記載の発明にあって
は、請求項６に記載のバースト受信回路の制御方法で
は、前記バースト信号の開始から、前記バースト信号の
終了後予め設定される所定の時間が経過するまで、ある
いは外部から通知される前記バースト信号の終了まで前
記オフセットを０に継続させることを特徴とする。
【０００６】この発明によれば、受信信号に、受信信号
の大小に対応し且つバースト信号受信時には０となるよ
うにオフセットを与え、所定の閾値を基準にオフセット
が与えられた受信信号を整形してバースト信号を取り出
す。また、バースト信号の終了後予め設定される所定の
時間が経過するまでオフセットを０に継続させる。ま
た、バースト信号の開始から、バースト信号の終了後予
め設定される所定の時間が経過するまで、あるいは外部
から通知されるバースト信号の終了までオフセットを０
に継続させる。
の大小に対応し且つバースト信号受信時には０となるよ
うにオフセットを与え、所定の閾値を基準にオフセット
が与えられた受信信号を整形してバースト信号を取り出
す。また、バースト信号の終了後予め設定される所定の
時間が経過するまでオフセットを０に継続させる。ま
た、バースト信号の開始から、バースト信号の終了後予
め設定される所定の時間が経過するまで、あるいは外部
から通知されるバースト信号の終了までオフセットを０
に継続させる。
【０００７】
【発明の実施の形態】以下に、図面を参照して本発明に
ついて説明する。図１は、本発明の一実施の形態にかか
るバースト受信回路の構成を示すブロック図である。図
１において、１はフォトダイオード（ＰＩＮフォトダイ
オード）である。
ついて説明する。図１は、本発明の一実施の形態にかか
るバースト受信回路の構成を示すブロック図である。図
１において、１はフォトダイオード（ＰＩＮフォトダイ
オード）である。
【０００８】２はプリアンプであり、入力端には上述の
フォトダイオード１のカソード電極が接続されている。
本実施の形態では、負帰還されたインバータ（論理反転
バッファ）をプリアンプ２としている。
フォトダイオード１のカソード電極が接続されている。
本実施の形態では、負帰還されたインバータ（論理反転
バッファ）をプリアンプ２としている。
【０００９】３はポストアンプであり、その反転入力端
子には上述のプリアンプ２の出力端が接続されている。
一方ポストアンプ３の非反転入力端子には、オフセット
電圧が入力されている。
子には上述のプリアンプ２の出力端が接続されている。
一方ポストアンプ３の非反転入力端子には、オフセット
電圧が入力されている。
【００１０】このポストアンプ３には、例えば反転出力
端子と非反転出力端子とを有したオペアンプ（差動増幅
器）等が用いられ、互いに逆相の出力信号ＳA（非反転
側）を出力する。
端子と非反転出力端子とを有したオペアンプ（差動増幅
器）等が用いられ、互いに逆相の出力信号ＳA（非反転
側）を出力する。
【００１１】ポストアンプ３の両出力端子は、ＡＴＣ部
４０を構成するＡＴＣ回路４の各々対応する入力端子に
接続されている。またＡＴＣ回路４のリセット入力端子
ＲSTには、、リセット信号ＤRSTが入力される。ＡＴＣ部
４０はこの他に、後述するオフセット切換信号ＤOSが入
力されるオフセット切換回路６を有している。
４０を構成するＡＴＣ回路４の各々対応する入力端子に
接続されている。またＡＴＣ回路４のリセット入力端子
ＲSTには、、リセット信号ＤRSTが入力される。ＡＴＣ部
４０はこの他に、後述するオフセット切換信号ＤOSが入
力されるオフセット切換回路６を有している。
【００１２】５はリミッタアンプである。このリミッタ
アンプ５の非反転入力端子ならびに反転入力端子には、
ＡＴＣ回路４の各々対応する出力端子が接続されてい
る。リミッタアンプ５は、上述のポストアンプ３と同様
の構成であり、互いに逆相の出力信号ＤOUTならびに出
力信号１／ＤOUT（“１／”は、反転あるいは逆相を意
味する、以降同様）を出力する。このリミッタアンプ５
は、入力された信号を所定のロジックレベルに増幅して
出力するものであるが、閾値は差動入力信号の中間電位
に設定されている。
アンプ５の非反転入力端子ならびに反転入力端子には、
ＡＴＣ回路４の各々対応する出力端子が接続されてい
る。リミッタアンプ５は、上述のポストアンプ３と同様
の構成であり、互いに逆相の出力信号ＤOUTならびに出
力信号１／ＤOUT（“１／”は、反転あるいは逆相を意
味する、以降同様）を出力する。このリミッタアンプ５
は、入力された信号を所定のロジックレベルに増幅して
出力するものであるが、閾値は差動入力信号の中間電位
に設定されている。
【００１３】７はオペアンプ等から構成されるコンパレ
ータであり、非反転入力端子には信号ＳAが入力され
る。またコンパレータ７の出力端子から出力される信号
ＤTGは、リトリガブルマルチバイブレータ８のトリガ入
力端子ＴＲＩＧとＲＳ（リセット／セット）−ＦＦ（フ
リップフロップ）９のリセット端子Ｒとに入力される。
このＲＳ−ＦＦ９のセット端子Ｓには、上述したリセッ
ト信号ＤRSTが入力される。
ータであり、非反転入力端子には信号ＳAが入力され
る。またコンパレータ７の出力端子から出力される信号
ＤTGは、リトリガブルマルチバイブレータ８のトリガ入
力端子ＴＲＩＧとＲＳ（リセット／セット）−ＦＦ（フ
リップフロップ）９のリセット端子Ｒとに入力される。
このＲＳ−ＦＦ９のセット端子Ｓには、上述したリセッ
ト信号ＤRSTが入力される。
【００１４】リトリガブルマルチバイブレータ８の出力
端子Ｑから出力される信号ＤCと、ＲＳ−ＦＦ９の反転出
力端子１／Ｑから出力される信号ＤEとは、ＮＡＮＤ（負
論理出力論理積素子）ゲート１０の各入力端子に入力さ
れる。ＮＡＮＤゲート１０が出力端子からはオフセット
切換信号ＤOSが出力され、このオフセット切換信号ＤOS
は上述のオフセット切換回路６に供給される。
端子Ｑから出力される信号ＤCと、ＲＳ−ＦＦ９の反転出
力端子１／Ｑから出力される信号ＤEとは、ＮＡＮＤ（負
論理出力論理積素子）ゲート１０の各入力端子に入力さ
れる。ＮＡＮＤゲート１０が出力端子からはオフセット
切換信号ＤOSが出力され、このオフセット切換信号ＤOS
は上述のオフセット切換回路６に供給される。
【００１５】図２は、ＡＴＣ部４０の詳細な構成を示す
接続図である。図２に示すように、ＡＴＣ部４０が有す
るオフセット切換回路６はＭＯＳ型のＦＥＴ１３による
スイッチによって形成されている。このＦＥＴ１３のゲ
ート電極に、オフセット切換信号ＤOSが入力される。
接続図である。図２に示すように、ＡＴＣ部４０が有す
るオフセット切換回路６はＭＯＳ型のＦＥＴ１３による
スイッチによって形成されている。このＦＥＴ１３のゲ
ート電極に、オフセット切換信号ＤOSが入力される。
【００１６】１１はＡＴＣアンプであり、上述のポスト
アンプ３あるいはリミッタアンプ５と同様の構成でる。
このＡＴＣアンプ１１の反転出力端子は抵抗器を介して
非反転入力端子に帰還されており、同非反転出力端子は
直列に接続されたＰＤ（Ｐeak Ｄetector:ピーク検出
器）１２と抵抗器とを介して反転入力端子に帰還されて
いる。このＰＤ１２は、上述のリセット信号ＤRSTによ
ってリセットされる。
アンプ３あるいはリミッタアンプ５と同様の構成でる。
このＡＴＣアンプ１１の反転出力端子は抵抗器を介して
非反転入力端子に帰還されており、同非反転出力端子は
直列に接続されたＰＤ（Ｐeak Ｄetector:ピーク検出
器）１２と抵抗器とを介して反転入力端子に帰還されて
いる。このＰＤ１２は、上述のリセット信号ＤRSTによ
ってリセットされる。
【００１７】また、ＡＴＣアンプ１１の反転有力端子と
非反転入力端子とは、各々抵抗器を介して接地されてい
るとともに、非反転入力端子はさらに、直列に接続され
た抵抗器と上述のＦＥＴ１３とを介して接地されてい
る。ＦＥＴ１３がオンとなることにより、ＡＴＣアンプ
１１の非反転入力端子の電位が下がり、このＡＴＣアン
プ１１の出力信号にオフセットが発生する。
非反転入力端子とは、各々抵抗器を介して接地されてい
るとともに、非反転入力端子はさらに、直列に接続され
た抵抗器と上述のＦＥＴ１３とを介して接地されてい
る。ＦＥＴ１３がオンとなることにより、ＡＴＣアンプ
１１の非反転入力端子の電位が下がり、このＡＴＣアン
プ１１の出力信号にオフセットが発生する。
【００１８】ＡＴＣ回路４においては、バースト受信デ
ータがなくなった後にＰＤ１２を放電する必要がある。
このため、外部から入力されるリセット信号ＤRSTによ
って放電させる。
ータがなくなった後にＰＤ１２を放電する必要がある。
このため、外部から入力されるリセット信号ＤRSTによ
って放電させる。
【００１９】ＡＴＣ回路４にオフセットを与えない場合
には、リセット後の無信号時にＡＴＣ回路４が出力する
信号ＳGと信号ＳHとは同電位となり、リミッタアンプ５
の閾値と同じになる。このため、リミッタアンプ５では
無信号時のノイズを増幅し、この結果出力信号ＤOUTと
出力信号１／ＤOUTとは不定状態となる。
には、リセット後の無信号時にＡＴＣ回路４が出力する
信号ＳGと信号ＳHとは同電位となり、リミッタアンプ５
の閾値と同じになる。このため、リミッタアンプ５では
無信号時のノイズを増幅し、この結果出力信号ＤOUTと
出力信号１／ＤOUTとは不定状態となる。
【００２０】本実施の形態では、バースト受信時にはオ
フセットを０にし、バースト終了後に再びオフセットを
与え、リミッタアンプ５の出力が不定状態となることを
回避する。
フセットを０にし、バースト終了後に再びオフセットを
与え、リミッタアンプ５の出力が不定状態となることを
回避する。
【００２１】図３は、本実施の形態の各部における信号
の変化の様子を示すタイミングチャートである。本実施
の形態では、ポストアンプ３の出力信号ＳA（図３（ａ）
参照）をコンパレータ７に入力し、バーストデータの有
無を判定する。
の変化の様子を示すタイミングチャートである。本実施
の形態では、ポストアンプ３の出力信号ＳA（図３（ａ）
参照）をコンパレータ７に入力し、バーストデータの有
無を判定する。
【００２２】このコンパレータ７による判定結果である
信号ＤTG（図３（ｂ）参照）は、リトリガブルマルチバ
イブレータ８のトリガ入力端子ＴＲＩＧとＲＳ−ＦＦ９
のセット端子Ｓとに入力される。
信号ＤTG（図３（ｂ）参照）は、リトリガブルマルチバ
イブレータ８のトリガ入力端子ＴＲＩＧとＲＳ−ＦＦ９
のセット端子Ｓとに入力される。
【００２３】リトリガブルマルチバイブレータ９は、入
力される信号ＤTGが立ち上がると出力端子Ｑから出力さ
れる信号ＤCが“１”となり、この信号ＤTGが立ち下がっ
た後、所定の保持時間ｔCだけ“１”を持続する（図３
（ｃ）参照）。
力される信号ＤTGが立ち上がると出力端子Ｑから出力さ
れる信号ＤCが“１”となり、この信号ＤTGが立ち下がっ
た後、所定の保持時間ｔCだけ“１”を持続する（図３
（ｃ）参照）。
【００２４】この保持時間ｔcは、図１に示すＣＲ（詳細
の説明は省略）によって決定されるが、ＰＤ１２（図２
参照）が放電する時間より僅かに短い時間に設定する。
これは、ＰＯＮの距離測定領域ｔa（図３（ａ）参照）で
ＰＤ１２の放電後にＡＴＣ回路４が自然にリセットされ
ることを考慮したためである。
の説明は省略）によって決定されるが、ＰＤ１２（図２
参照）が放電する時間より僅かに短い時間に設定する。
これは、ＰＯＮの距離測定領域ｔa（図３（ａ）参照）で
ＰＤ１２の放電後にＡＴＣ回路４が自然にリセットされ
ることを考慮したためである。
【００２５】ＲＳ−ＦＦ９には、リセット信号ＤRST（図
３（ｄ）参照）とコンパレータ７が出力する信号ＤTG
（図３（ｂ）参照）とが入力される。従って、反転出力
端子１／Ｑから出力される信号ＤEは、図３（ｅ）に示す
ように信号ＤTGの立ち上がりからリセット信号ＤRSTの
立ち上がりまでの間が“１”となる。
３（ｄ）参照）とコンパレータ７が出力する信号ＤTG
（図３（ｂ）参照）とが入力される。従って、反転出力
端子１／Ｑから出力される信号ＤEは、図３（ｅ）に示す
ように信号ＤTGの立ち上がりからリセット信号ＤRSTの
立ち上がりまでの間が“１”となる。
【００２６】信号ＤEと信号ＤCとがＮＡＮＤゲート１０
に入力され、これらの論理積の反転値であるオフセット
切換信号ＤOSが出力される（図３（ｆ）参照）。このオ
フセット切換信号ＤOSは、リセット後の無信号時および
距離測定領域ｔaでのＰＤ１２の自然放電後の無信号時
に“１”となり、この時ＡＴＣ回路４にオフセットを与
えることになる。
に入力され、これらの論理積の反転値であるオフセット
切換信号ＤOSが出力される（図３（ｆ）参照）。このオ
フセット切換信号ＤOSは、リセット後の無信号時および
距離測定領域ｔaでのＰＤ１２の自然放電後の無信号時
に“１”となり、この時ＡＴＣ回路４にオフセットを与
えることになる。
【００２７】こうしてリミッタアンプ５が出力する出力
信号ＤOUTならびに１／ＤOUTは、入力の無信号時に不定
となることはなく、またバースト内では受信感度が向上
し、デューティも改善される。
信号ＤOUTならびに１／ＤOUTは、入力の無信号時に不定
となることはなく、またバースト内では受信感度が向上
し、デューティも改善される。
【００２８】
【発明の効果】以上説明したように、この発明によれ
ば、受信信号に、受信信号の大小に対応し且つバースト
信号受信時には０となるようにオフセットを与え、所定
の閾値を基準にオフセットが与えられた受信信号を整形
してバースト信号を取り出す。また、バースト信号の終
了後予め設定される所定の時間が経過するまでオフセッ
トを０に継続させる。また、バースト信号の開始から、
バースト信号の終了後予め設定される所定の時間が経過
するまで、あるいは外部から通知されるバースト信号の
終了までオフセットを０に継続させるので、受信レベル
感度の低下や出力デューティの劣化を招くことなく出力
の不定状態を回避することができるバースト受信回路お
よびバースト受信回路の制御方法が実現可能であるとい
う効果が得られる。
ば、受信信号に、受信信号の大小に対応し且つバースト
信号受信時には０となるようにオフセットを与え、所定
の閾値を基準にオフセットが与えられた受信信号を整形
してバースト信号を取り出す。また、バースト信号の終
了後予め設定される所定の時間が経過するまでオフセッ
トを０に継続させる。また、バースト信号の開始から、
バースト信号の終了後予め設定される所定の時間が経過
するまで、あるいは外部から通知されるバースト信号の
終了までオフセットを０に継続させるので、受信レベル
感度の低下や出力デューティの劣化を招くことなく出力
の不定状態を回避することができるバースト受信回路お
よびバースト受信回路の制御方法が実現可能であるとい
う効果が得られる。
【図１】 本発明の一実施の形態にかかるバースト受信
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図２】 図１に示すＡＴＣ部４０の詳細な構成を示す
接続図である。
接続図である。
【図３】 同実施の形態の各部における信号の変化の様
子を示すタイミングチャートである。
子を示すタイミングチャートである。
１ フォトダイオード（受光素子） ２ プリアンプ（アンプ） ３ ポストアンプ（アンプ） ４ ＡＴＣ回路 ５ リミッタアンプ（信号整形手段） ６ オフセット切換回路（オフセット切換手段） ７ コンパレータ（検出手段） ８ リトリガブルマルチバイブレータ ９ ＲＳ−ＦＦ（フリップフロップ） １０ ＮＡＮＤゲート（論理積回路） １１ ＡＴＣアンプ １２ ＰＤ １３ ＦＥＴ ４０ ＡＴＣ部（制御手段）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｂ 10/26 10/28 Ｈ０４Ｌ 25/06 (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 25/03 H04L 25/06 H04B 10/06
Claims (8)
- 【請求項１】 受信信号に、当該受信信号の大小に対応
したオフセットを与える制御手段（４０）と、 所定の閾値を基準に前記オフセットが与えられた受信信
号を整形してバースト信号を取り出す信号整形手段
（５）とを有し、前記制御手段は、 前記バースト信号受信時に前記オフセットを０にするオ
フセット切換手段（６）を具備することを特徴とするバ
ースト受信回路。 - 【請求項２】 前記受信信号において前記バースト信号
の開始を検出する検出手段（７）を具備することを特徴
とする請求項１に記載のバースト受信回路。 - 【請求項３】 前記バースト信号の終了後予め設定され
る所定の時間が経過するまで前記オフセットを０に継続
させるリトリガブルマルチバイブレータ（８）を具備す
ることを特徴とする請求項１または請求項２の何れかに
記載のバースト受信回路。 - 【請求項４】 前記バースト信号の開始によって出力が
立ち上がり、外部から通知される前記バースト信号の終
了によって前記出力が立ち下がるフリップフロップ
（９）と、 前記リトリガブルマルチバイブレータの出力と前記フリ
ップフロップの出力との両方が立ち上がっている場合に
前記オフセットを０に継続させる論理積回路（１０）と
を具備することを特徴とする請求項３に記載のバースト
受信回路。 - 【請求項５】 光信号を受光する受光素子（１）と、 前記受光素子に流れる電流を前記受信信号に変換するア
ンプ（２、３）とを具備することを特徴とする請求項１
ないし請求項４の何れかに記載のバースト受信回路。 - 【請求項６】 受信信号に、当該受信信号の大小に対応
し且つバースト信号受信時には０となるようにオフセッ
トを与え、所定の閾値を基準に前記オフセットが与えら
れた受信信号を整形してバースト信号を取り出すことを
特徴とするバースト受信回路の制御方法。 - 【請求項７】 前記バースト信号の終了後予め設定され
る所定の時間が経過するまで前記オフセットを０に継続
させることを特徴とする請求項６に記載のバースト受信
回路の制御方法。 - 【請求項８】 前記バースト信号の開始から、 前記バースト信号の終了後予め設定される所定の時間が
経過するまで、 あるいは外部から通知される前記バースト信号の終了ま
で前記オフセットを０に継続させることを特徴とする請
求項６に記載のバースト受信回路の制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10052663A JP3031326B2 (ja) | 1998-02-19 | 1998-02-19 | バースト受信回路およびバースト受信回路の制御方法 |
| US09/252,663 US6337887B1 (en) | 1998-02-19 | 1999-02-19 | Burst receiving circuit and control method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10052663A JP3031326B2 (ja) | 1998-02-19 | 1998-02-19 | バースト受信回路およびバースト受信回路の制御方法 |
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ID=12921117
Family Applications (1)
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|---|---|---|---|
| JP10052663A Expired - Fee Related JP3031326B2 (ja) | 1998-02-19 | 1998-02-19 | バースト受信回路およびバースト受信回路の制御方法 |
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1999
- 1999-02-19 US US09/252,663 patent/US6337887B1/en not_active Expired - Fee Related
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