JP4593467B2 - 前置増幅器の利得切り替え回路 - Google Patents

Description

この発明は、光通信システムの光受信装置や、光信号の測定器、モニタなどの光受信部に用いられる前置増幅器に関するものであり、詳細には、この前置増幅器の利得切り替え回路に関するものである。

光通信システムとしては、例えば、ＡＴＭ−ＰＯＮ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ−Ｐａｓｓｉｖｅ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）システムが知られている。

このＡＴＭ−ＰＯＮシステムは、ＩＴＵ−Ｔ勧告Ｇ.９８３として国際標準化された光通信システムであり、時分割多重方式によって一台の局側装置で複数の加入者装置との通信が行えるポンイト・マルチポイント伝送が実現できるので、伝送コストの大幅な低減が可能な方式として期待されている。

このＡＴＭ−ＰＯＮシステムでは、上述のように、加入者装置から局側装置への信号は時分割多重されており、加入者装置と局側装置との間は、加入者ごとに異なる距離で接続されるので、局側装置の受信装置では、信号強度変化の大きいパケット信号の受信を余儀なくされる。

また、ＡＴＭ−ＰＯＮシステムの受信装置では、一般的な受信装置と同様に、受信信号の信号強度を必要なレベルまで持ち上げるための前置増幅器と呼ばれる増幅器が受信装置の前段に組み込まれることが多い。

この前置増幅器は、所定のダイナミックレンジを有しているが、上述したＡＴＭ−ＰＯＮシステムのように、微弱信号から大信号までの幅広い強度分布の信号を受信するためには、自身の利得を何らかの形で制御する必要がある。そのため、ＡＴＭ−ＰＯＮシステムを初めとする光通信システムの前置増幅器には、利得切り替え回路を有するものが多い（特許文献１など）。

例えば、特許文献１には、入力信号のパワーレベルに応じて、トランスインピーダンスアンプに対する帰還利得を瞬時に切り替えるためのバースト光受信回路の開示がなされている。

この光受信回路では、トランスインピーダンスアンプの出力レベルが基準電圧Ｖ１以下であるときは、このトランスインピーダンスアンプ本来の変換利得に設定し、基準電圧Ｖ１を越え基準電圧Ｖ２以下（Ｖ２＞Ｖ１）であるときは、このトランスインピーダンスアンプの変換利得を下げ、基準電圧Ｖ２を越えるときには、さらに、このトランスインピーダンスアンプの変換利得を下げるように制御している。

特開２０００−３１５９２３ 特開２００１−１４４５５２ 特開２０００−２５２７７４

しかしながら、この光受信回路では、トランスインピーダンスアンプの出力振幅が基準電圧を超えると、必ずスイッチング素子をオン動作させる構成になっているので、入力信号波形にリンギングや振幅の揺らぎ、信号サグなど各種の波形歪みがあると、必ずしも入力信号の先頭で利得切り替えが行われず、入力信号内のどのビット位置で利得切り替えが行われるかが分からず、閾値の追従が困難であるという問題点があった。

また、これらの波形歪み等によって、誤った変換利得に設定されたり、意図しない変換利得に設定されてしまうといった問題点があった。

したがって、この発明は、入力信号のレベルに応じた適切な変換利得に切り替えることができる前置増幅器の利得切り替え回路を提供することを目的とするものである。

この発明にかかる前置増幅器の利得切り替え回路にあっては、バースト状の光信号を電気信号に変換する受光素子の出力電流を増幅し電圧信号を出力する前置増幅器であって、帰還抵抗素子と並列に、第１の抵抗素子と第１のスイッチング素子による直列回路、および第２の抵抗素子と第２のスイッチング素子による直列回路がそれぞれ接続される前置増幅器の変換利得を切り替える利得切り替え回路は、前記前置増幅器の出力を受けて、第１の変換利得に切り替える第１の利得切り替え期間と、前記前置増幅器の出力を受けて、第２の変換利得に切り替える第２の利得切り替え期間とを外部から入力し、前記第１の利得切り替え期間内に前記第１のスイッチング素子を閉路操作するための第１のスイッチング素子操作信号を生成する第１の操作手段と、前記第２の利得切り替え期間内に前記第２のスイッチング素子を閉路操作するための第２のスイッチング素子操作信号を生成する第２の操作手段とを備えたことを特徴とする。

この発明によれば、利得切り替え回路では、帰還抵抗素子と並列に、第１の抵抗素子と第１のスイッチング素子による直列回路、および第２の抵抗素子と第２のスイッチング素子による直列回路がそれぞれ接続され、バースト状の光信号を電気信号に変換する受光素子の出力電流を増幅し電圧信号を出力する前置増幅器の出力を受けて、第１の変換利得に切り替える第１の利得切り替え期間と第２の変換利得に切り替える第２の利得切り替え期間とが外部から入力され、第１の操作手段は、第１の利得切り替え期間内に第１のスイッチング素子を閉路操作するための第１のスイッチング素子操作信号を生成し、第２の操作手段は、第２の利得切り替え期間内に第２のスイッチング素子を閉路操作するための第２のスイッチング素子操作信号を生成する。

つぎの発明にかかる前置増幅器の利得切り替え回路にあっては、バースト状の光信号を電気信号に変換する受光素子の出力電流を増幅し電圧信号を出力する前置増幅器であって、帰還抵抗素子と並列に、第１の抵抗素子と第１のスイッチング素子による直列回路、および第２の抵抗素子と第２のスイッチング素子による直列回路がそれぞれ接続される前置増幅器の変換利得を切り替える利得切り替え回路は、前記前置増幅器の出力を受けて、利得切り替え期間内に所定の変換利得に切り替えるためのゲート信号を生成するゲート生成回路と、前記利得切り替え期間内に前記第１のスイッチング素子を閉路操作するための第１のスイッチング素子操作信号を生成する第１の操作手段と、前記利得切り替え期間内に前記第２のスイッチング素子を閉路操作するための第２のスイッチング素子操作信号を生成する第２の操作手段とを備えたことを特徴とする。

この発明によれば、利得切り替え回路では、帰還抵抗素子と並列に、第１の抵抗素子と第１のスイッチング素子による直列回路、および第２の抵抗素子と第２のスイッチング素子による直列回路がそれぞれ接続され、バースト状の光信号を電気信号に変換する受光素子の出力電流を増幅し電圧信号を出力する前置増幅器の出力を受けて、ゲート生成回路は、利得切り替え期間内に所定の変換利得に切り替えるためのゲート信号を生成し、第１の操作手段は、利得切り替え期間内に前記第１のスイッチング素子を閉路操作する第１のスイッチング素子操作信号を生成し、第２の操作手段は、利得切り替え期間内に第２のスイッチング素子を閉路操作する第２のスイッチング素子操作信号を生成する。

以下に添付図面を参照して、この発明にかかる前置増幅器の利得切り替え回路の好適な実施の形態を詳細に説明する。

実施の形態１．
第１図は、この発明の実施の形態１にかかる前置増幅器の利得切り替え回路の構成を示すブロック図である。同図において、光信号を電気信号に変換する受光素子１の出力（電流信号）Ａを受ける前置増幅器２は、演算増幅器２ａと帰還抵抗素子２ｂとで構成され、入力される電流信号を増幅し電圧信号を出力するトランスインピーダンスアンプ(ＴＩＡ)である。ＴＩＡ２の帰還抵抗素子２ｂには、抵抗素子５とダイオード８による直列回路と、抵抗素子６とスイッチング素子９（以下「ＳＷ９」と称する）による直列回路と、抵抗素子７とスイッチング素子１０（以下「ＳＷ１０」と称する）による直列回路とがそれぞれ並列接続されている。

なお、抵抗素子５とダイオード８による直列回路は設けられない場合もある。抵抗素子５とダイオード８による直列回路を考慮すると、ＳＷ９、１０がオフ動作状態にあるときのＴＩＡ２の変換利得は、帰還抵抗素子２ｂの値で決まる利得、または、帰還抵抗素子２ｂと抵抗素子５の並列抵抗値で決まる利得のいずれかとなる。ここでは、説明を容易にするため、抵抗素子５とダイオード８による直列回路は無視し、帰還抵抗素子２ｂの値で決まる利得がＴＩＡ２本来の変換利得であるとする。

この実施の形態による利得切り替え回路３は、レベル検出回路１５、１６と、判定回路１７、１８と、レベル保持回路１９、２０とを備え、第１のゲート信号であるＧＡＴＥ１および第２のゲート信号であるＧＡＴＥ２の２つのゲート信号によって利得切り替え期間を制限することで、バースト状のパケット信号の特定のビット位置で利得切り替えを実施し、その後に、異なる利得切り替え原因が発生した場合に、一つ前の利得切り替え動作が行われた否かを判断して他の特定のビット位置で利得切り替えを実施するようにしている。つまり、利得切り替えに際し、単独の切り替え動作を行うのではなく、必ず一つ前の利得切り替え動作が行われたことを条件に他の特定のビット位置で利得切り替えを実施するようにしている。また、このような利得切り替えによって、それぞれのパケット信号のレベルに応じた適切な変換利得に切り替えるようにしている。

第１図において、ＴＩＡ２の出力（電圧信号）Ｂは、レベル検出回路１５、１６の一方の入力端に入力されている。レベル検出回路１５の他方の入力端には、第１の識別レベルである識別レベルＶ１が入力されている。レベル検出回路１６の他方の入力端には、第２の識別レベルである識別レベルＶ２が入力されている。

レベル検出回路１５の出力Ｆは、判定回路１７の一方の入力端に入力されている。判定回路１７の他方の入力端には、第１のゲート信号（ＧＡＴＥ１）の出力信号であるＧが入力されている。同様に、レベル検出回路１６の出力Ｈは、判定回路１８の第１の入力端に入力される。判定回路１８の第２の入力端には、第２のゲート信号（ＧＡＴＥ２）の出力信号であるＩが入力され、第３の入力端には、判定回路１７の出力が入力されるレベル保持回路１９の出力Ｄが入力される。また、判定回路１８の出力は、レベル保持回路２０に入力される。そして、レベル保持回路１９の出力Ｄは、ＳＷ９の制御信号となり、レベル保持回路２０の出力Ｅは、ＳＷ１０の制御信号となる。

一方、レベル保持回路１９、２０には、外部からのリセット信号（ＲＥＳＥＴ）Ｃがそれぞれ入力される。リセット信号（ＲＥＳＥＴ）Ｃは、パケット信号の入力に先立って入力されるので、レベル保持回路１９、２０は、各パケット信号の先頭で初期化される。したがって、ＳＷ９、１０は、各パケット信号の先頭では、オフ状態になっている。

第２図は、第１図に示す利得切り替え回路３の動作を説明するためのタイムチャートである。同図は、バースト状の各パケット信号（第１、第２、第３パケット）のビットパターンが“１０１０・・・”である場合に、第１の利得切り替え期間（ＧＡＴＥ１信号の出力期間）で利得切り替えを実施し、その後、第２の利得切り替え期間（ＧＡＴＥ２信号の出力期間）で利得切り替え原因が発生した場合に、単独の切り替え動作を行うのではなく、必ず第１の利得切り替え期間で利得切り替え動作が行われたことを条件に第２の利得切り替え期間での利得切り替えを実施する場合の一例を示している。

つぎに、第１図および第２図を参照し、第１図に示す利得切り替え回路の動作について説明する。第２図において、同図（Ａ）は、受光素子１の出力電流波形、つまりＴＩＡ２への入力電流波形を示したものであり、第１パケット、第２パケット、第３パケットの順序で振幅が増加する。なお、第１パケット、第２パケット、第３パケットは、それぞれ、“１０１０・・・”のビットパターンを持つデータ信号であり、各パケット信号には、各“１”ビットの立ち上がり部分に大きなリンギングなどの波形歪みを有している。

第２図（Ｂ）は、同図（Ａ）の各パケット信号が入力されたときのＴＩＡ２の出力電圧（Ｖｏｕｔ）Ｂの波形を示す図であり、また、これらの波形上に識別レベル（Ｖ１、Ｖ２）を示している。第１パケットに対するＴＩＡ２の出力電圧（Ｖｏｕｔ）Ｂは、識別レベルＶ１以下のレベルである。第２パケットに対するＴＩＡ２の出力電圧（Ｖｏｕｔ）Ｂは、識別レベルＶ１ぎりぎりのレベルである。第３パケットに対するＴＩＡ２の出力電圧（Ｖｏｕｔ）Ｂは、識別レベルＶ２を超えるレベルにある。なお、識別レベルＶ１とＶ２とは、必ずしもＶ１＜Ｖ２の関係にあるとは限らない。というのは、後述する説明から明らかとなるが、識別レベルＶ２での比較は、ＴＩＡ２の出力電圧（Ｖｏｕｔ）Ｂと識別レベルＶ１との比較によって、ＳＷ９がオンとなって利得が低下し、この利得の低下によって振幅が小さくなったパケット信号に対して行われるからである。識別レベルＶ１との比較でＳＷ９がオンになり、このとき下げられた利得の低下分をｋ（ｋ＞１）とすれば、Ｖ２は、Ｖ１に対して、Ｖ１＜ｋＶ２の関係にあればよい。

第２図（Ｃ）は、リセット信号（ＲＥＳＥＴ）Ｃの波形である。同図（Ｃ）に示すように、リセット信号（ＲＥＳＥＴ）Ｃは、第１、第２、第３パケットそれぞれの先頭で入力される。この入力によって、レベル保持回路１９、２０は、各パケット信号の先頭では初期化された状態になる。また、ＳＷ９、１０は、各パケット信号の先頭では、オフ状態になっている。つまり、ＴＩＡ２は、各パケット信号の先頭では、帰還抵抗素子２ｂによって決定されるＴＩＡ２本来の変換利得になっている。

第２図（Ｇ）は、第１のゲート信号（ＧＡＴＥ１）Ｇを示す波形図である。同図（Ｇ）に示す例では、各パケット信号の先頭（第１ビット以前）から第４ビットにかけて“１”レベルの信号が出力されており、この“１”レベルの期間内に利得切り替えを行うか否かの判定が行われることになる。なお、第１のゲート信号の出力期間は、この例に限られるものではなく、後述する第２のゲート信号との兼ね合い（少なくとも出力期間が重なり合わないように設定される）で決められる。

第２図（Ｉ）は、第２のゲート信号（ＧＡＴＥ２）Ｉを示す波形図である。同図（Ｉ）に示す例では、各パケット信号の第５ビットから第８ビットにかけて出力が“１”レベルの信号が出力されており、第１のゲート信号と同様に、この“１”レベルの期間内に利得切り替えを行うか否かの判定が行われる。

第２図（Ｆ）は、レベル検出回路１５の動作を示す波形図である。同図（Ｂ）に示す例では、第１パケットでは、識別レベルＶ１以下であるので、レベル検出回路１５の出力Ｆは、“０”レベルである。一方、第２パケットでは、識別レベルＶ１ぎりぎりの波形振幅であるため、第１ビットではパルスが発生せず、第３ビットで識別レベルＶ１を超える期間のパルスが発生する。他方、第３パケットでは、識別レベルＶ１を超える信号であり、第１ビットからパルスが発生する。このとき、第３ビット以降のパケット信号に対しては、利得が下げられた新たな変換利得が適用され、パケット信号の振幅が低下する。この振幅が低下したパケット信号に対して、同様に識別レベルＶ１との比較が行われるが、このときも、識別レベルＶ１を超えているので、識別レベルＶ１を超える期間のパルスが同図（Ｆ）に示されるように出力される。

第２図（Ｈ）は、レベル検出回路１６の動作を示す波形図である。同図（Ｂ）に示す例では、第１、第２パケットでは、識別レベルＶ２以下であるので、レベル検出回路１６の出力Ｈは、“０”レベルである。一方、第３パケットでは、識別レベルＶ２を超える信号であり、第１ビットからパルスが発生する。さらに、新たな変換利得によって振幅が低下したパケット信号に対して、識別レベルＶ１のときと同様に識別レベルＶ２との比較が行われるが、このときの信号状態は、識別レベルＶ２ぎりぎりの波形振幅であるため、第３ビット、第５ビットではパルスが発生せず、第７ビットで初めて識別レベルＶ２を超えるものと判定し、識別レベルＶ２を超える期間のパルスが発生している。

第２図（Ｄ）は、判定回路１７およびレベル保持回路１９の動作を示す波形図である。第１パケットは、識別レベルＶ１以下であるので、レベル検出回路１５から判定回路１７への出力はない。また、第１パケットに対し、ＴＩＡ２は、本来の変換利得で増幅動作を行っている。

これに対し、第２パケットでは、判定回路１７には検出パルス信号Ｆが入力される。判定回路１７では、検出パルス信号Ｆが第１ゲート信号Ｇの時間幅内に入力された場合にのみ、ＳＷ制御信号をレベル保持回路１９に出力する。レベル保持回路１９は、入力されたＳＷ制御信号をＳＷ操作信号ＤとしてＳＷ９に与えるとともに、リセット信号（ＲＥＳＥＴ）Ｃが入力されるまでの間保持し、ＳＷ９をオンさせ続ける。ＴＩＡ２では、第２パケットに対しては、第３ビットから、本来の変換利得から、帰還抵抗素子２ｂおよび抵抗素子６の並列抵抗値で決まる新たな変換利得への切り替えが行われる。第３パケットでは、第１ビットが識別レベルＶ１を超え、さらに、第１ゲート信号Ｇの時間幅内にあるので、第２パケットのときと同様に、判定回路１７およびレベル保持回路２０が動作し、ＳＷ９をオンさせ続ける。

第２図（Ｅ）は、判定回路１８およびレベル保持回路２０の動作を示す波形図である。判定回路１８は、検出パルス信号Ｈが第２ゲート信号Ｉの時間幅内に入力され、かつ、レベル保持回路１９のＳＷ操作信号Ｄが出力されている場合にのみ、ＳＷ制御信号をレベル保持回路２０に出力する。レベル保持回路２０は、入力されたＳＷ制御信号をＳＷ操作信号ＥとしてＳＷ１０に与えるとともに、リセット信号（ＲＥＳＥＴ）Ｃが入力されるまでの間、出力を保持する。このとき、ＴＩＡ２では、第３パケットから、帰還抵抗素子２ｂ、抵抗素子６および抵抗素子７の並列抵抗値で決まる新たな変換利得への切り替えが行われ、ＳＷ１０をオンさせ続ける。

つぎに、前置増幅器の利得切り替え回路に関する問題点について説明する。第３図は、例えば、特許文献１などに示される前置増幅器の利得切り替え回路の動作不具合を説明するための図であり、第４図は、第３図に示す前置増幅器の入出力特性を示す図である。

従来の前置増幅器の利得切り替え回路では、例えば２つの識別レベルがあるとき、これらの識別レベルＶ１、Ｖ２が、Ｖ１＜Ｖ２の関係に設定され、識別レベルＶ１を超える場合に第１図のＳＷ９に相当するスイッチング素子をオンさせ、識別レベルＶ２を超える場合に、さらに、第１図のＳＷ１０に相当するスイッチング素子をオンさせるように制御することが一般的に行われていた。すなわち、識別レベルＶ１を超えた場合に本来の利得から第１の変換利得に利得を下げ、識別レベルＶ２を超えた場合に、さらに第１の変換利得よりも小さな第２の変換利得に利得を下げていた。

第３図において、同図（ａ’）は、第２図に示す第３パケットと同等の信号である。また、同図（ｂ’）において、点線６３に示す波形が目的の信号波形であり、実線６４に示す波形が誤動作を引き起こした信号波形である。いま、この第３パケットの信号波形は、識別レベルＶ１を超え識別レベルＶ２を超えないレベルにある信号だとすれば、従来の前置増幅器でも正常な動作が行われる。

しかしながら、同図（ａ’）に示すような大きな信号サグＴｄのある波形では、パルスの立ち上がりビット位置で識別レベルＶ２を超えるので、本来の利得から第１の変換利得を通り越し、より小さな第２の変換利得に利得を下げてしまうような誤動作が生じることがあった。

第４図は、利得切り替え回路の動作不具合を前置増幅器の入出力特性との関係で説明するための図である。同図において、特性７１は、前置増幅器がで動作する場合の入出力特性である。次いで、特性７２は、前置増幅器が第１の変換利得で動作する場合の入出力特性である。同様に、特性７３は、前置増幅器が第２の変換利得で動作する場合の入出力特性である。また、利得切替点Ａは、出力信号が識別レベルＶ１を超える場合に、本来の利得から第１の変換利得に利得の切り替えが行われる点であり、利得切替点Ｂは、出力信号が識別レベルＶ２を超える場合に、第１の変換利得から第２の変換利得に利得の切り替えが行われる点である。

したがって、第３図（ａ’）に示すパルスの立ち上がりビット位置で識別レベルＶ２を超えてしまうような大きな信号サグのある波形では、本来利得切り替え点Ａからスタートする特性７２にしたがって制御されるはずのものが、利得切り替え点Ｂ’からスタートする特性７４にしたがって制御されることが起こる。そのため、出力振幅が目的の振幅よりも小さくなってしまい、意図しない変換利得に設定されてしまうことになる。

しかしながら、この実施の形態のＴＩＡ２の利得切り替え回路３によれば、第２図（Ａ）の第３パケットのような識別レベルＶ２を超える信号が入力された場合であっても、第１、第２のゲート信号の２つのゲート信号によって利得切り替え期間を制限しているので、上述した従来技術に見られるような誤動作を引き起こすことがない。また、第２図（Ａ）の第２パケットのような識別レベルＶ１ぎりぎりの信号が入力された場合でも、第１のゲート信号に幅を持たせているので、先頭の８ビットで確実な利得切り替えを行うことができる。

以上説明したように、この実施の形態の前置増幅器の利得切り替え回路によれば、前置増幅器の出力を受けて、第１の変換利得に切り替える第１の利得切り替え期間と第２の変換利得に切り替える第２の利得切り替え期間とが外部から入力され、第１の操作手段が、第１の利得切り替え期間内に第１のスイッチング素子を閉路操作するための第１のスイッチング素子操作信号を生成し、第２の操作手段が、第２の利得切り替え期間内に第２のスイッチング素子を閉路操作するための第２のスイッチング素子操作信号を生成するようにしているので、先頭ビットから所定数のビットまでの間で確実な利得切り替えを行うことができ、入力信号のレベルに応じた適切な変換利得に切り替えることができる前置増幅器の利得切り替え回路を提供することができる。

また、この実施の形態の前置増幅器の利得切換回路によれば、第１の利得切り替え期間内に第１の操作手段にて第１のスイッチング素子が閉路操作された後、第２の利得切り替え期間内に第２の操作手段にて第２のスイッチング素子が閉路操作可能となるように制御しているので、利得の切り替え誤りのない制御を実現することができる。

なお、ここでいうところの、第１の操作手段は、判定回路１７およびレベル保持回路１９にて実現され、第２の操作手段は、判定回路１８およびレベル保持回路２０にて実現される。

また、この実施の形態では、第１のゲート信号の出力期間をパケット信号の第１ビットから第４ビットとし、第２のゲート信号の出力期間をパケット信号の第５ビットから第８ビットまでとしているが、これに限られるものではない。例えば、第１の変換利得への設定を確実なものとしたい場合には、第１のゲート信号の出力期間を長くすることもできる。また、利得切り替えを迅速に行いたい場合には、第１および第２のゲート信号の全体の出力期間を短くすることもできる。

実施の形態２．
第５図は、この発明の実施の形態２にかかる前置増幅器の利得切り替え回路の構成を示すブロック図である。同図に示す実施の形態２の利得切換回路３１は、図１の利得切換回路３において、レベル保持回路１９の出力を１ビット以上遅延させる遅延回路２１が備えられ、また、識別レベルＶ２を超えるか否かの判定を処理を判定回路１８、２０の２段階に分けて行うようにしている。その他の構成については、図１に示す実施の形態１の利得切換回路３の構成と同一または同等であり、これらの各部には同一符号を付して示している。なお、実施の形態１では、第１のゲート信号と第２のゲート信号の２つのゲート信号を用いて識別レベルＶ１、Ｖ２のそれぞれを識別していたが、この実施の形態では、１つのゲート信号を用いて識別している点も相違する。

つぎに、第５図および第６図を参照し、第５図に示す利得切り替え回路の動作について説明する。なお、第６図は、第５図に示す利得切り替え回路３１の動作を説明するためのタイムチャートである。第６図において、同図（Ａ）は、ＴＩＡ２への入力電流波形であり、第２図に示した第３パケットと同一の信号列を示している。

第６図（Ｂ）は、同図（Ａ）の第３パケット信号が入力されたときのＴＩＡ２の出力電圧（Ｖｏｕｔ）Ｂの波形であり、これらの波形上に識別レベル（Ｖ１、Ｖ２）を示している。また、第３パケットに対するＴＩＡ２の出力電圧（Ｖｏｕｔ）Ｂは、識別レベルＶ２を超えるレベルにある。なお、識別レベルＶ１とＶ２の関係については、実施の形態１と同様であり、ｋ＞１を満たすｋに対してＶ１＜ｋＶ２の関係にあればよい。

第６図（Ｃ）は、リセット信号（ＲＥＳＥＴ）Ｃの波形である。同図（Ｃ）に示すように、リセット信号（ＲＥＳＥＴ）Ｃは、第３パケットの先頭で入力される。この入力によって、レベル保持回路１９、２０は、第３パケット信号の先頭では初期化された状態であり、ＳＷ９、１０も、第３パケット信号の先頭ではオフ状態である。したがって、ＴＩＡ２は、第３パケット信号の先頭では、帰還抵抗素子２ｂによって決定されるＴＩＡ２本来の変換利得になっている。

第６図（Ｇ）は、ゲート信号（ＧＡＴＥ）Ｇを示す波形図である。同図（Ｇ）に示す例では、各パケット信号の先頭ビット（第１ビット以前）から第８ビットにかけて“１”レベルの信号が出力されており、この“１”レベルの期間内に利得切り替えを行うか否かの判定が行われることになる。なお、実施の形態１では、第１ビットから第８ビットまでの間を、第１ビット第４ビットまでの第１のゲート信号の出力期間と、第５ビットから第８ビットまでの第２のゲート信号の出力期間との、２つのゲート信号の出力期間に分けていたが、この実施の形態では、第１ビットから第８ビットまでの間を１つのゲート信号の出力期間としている。

第６図（Ｆ）は、レベル検出回路１５の動作を示す波形図である。同図（Ｂ）に示す第３パケットは、識別レベルＶ１を超える信号であり、第１ビットからパルスが発生する。このとき、第３ビット以降のパケット信号に対しては、利得が下げられた新たな変換利得が適用され、パケット信号の振幅が低下している。この振幅が低下したパケット信号に対しても同様に識別レベルＶ１との比較が行われ、識別レベルＶ１を超えている間は、常に、パルスを出力し続けるように動作する。

第６図（Ｈ）は、レベル検出回路１６の動作を示す波形図である。同図（Ｂ）に示す第３パケットは、識別レベルＶ１を超える信号であり、また、識別レベルＶ２をも超える信号であるため第１ビットからパルスが発生する。また、新たな変換利得によって振幅が低下したパケット信号に対して、今度は識別レベルＶ２との比較が行われるが、このときの信号状態は、識別レベルＶ２ぎりぎりの波形振幅であるため、第３ビット、第５ビットではパルスが発生せず、第７ビットで初めて識別レベルＶ２を超える期間のパルスが発生している。

第６図（Ｄ）は、判定回路１７およびレベル保持回路１９の動作を示す波形図である。第３パケットは、識別レベルＶ１以上の信号であるため、判定回路１７には検出パルス信号Ｆが入力される。判定回路１７では、検出パルス信号Ｆがゲート信号Ｇの時間幅内に入力された場合にのみ、ＳＷ制御信号をレベル保持回路１９に出力する。レベル保持回路１９は、入力されたＳＷ制御信号をＳＷ操作信号ＤとしてＳＷ９に与えるとともに、つぎのリセット信号（ＲＥＳＥＴ）Ｃ（図示省略）が入力されるまでの間保持し、ＳＷ９をオンさせ続ける。ＴＩＡ２では、この第３パケットに対しては、第３ビットから、本来の変換利得から、帰還抵抗素子２ｂおよび抵抗素子６の並列抵抗値で決まる新たな変換利得への切り替えが行われる。

第６図（Ｊ）は、遅延回路２１の動作を示す波形図である。遅延回路２１は、レベル保持回路１９のＳＷ操作信号Ｄの出力を１ビット以上遅延させた信号を出力し、つぎのリセット信号（ＲＥＳＥＴ）Ｃ（図示省略）が入力されるまでの間保持する。この遅延信号は、判定回路１８の一方の入力端に入力される。

第６図（Ｋ）は、レベル検出回路１６からの出力Ｈと遅延回路２１からの出力Ｊとが入力された判定回路１８の出力である。判定回路１８は、ＳＷ操作信号Ｄが出力され、かつ、識別レベルＶ２による検出パルスが発生したときに出力パルスを生成するようにしている。ただし、この第３パケット信号の第1ビットのように、識別レベルＶ２による検出パルスと識別レベルＶ１による検出パルスの両者が同時に発生するときには、出力パルスが発生しないようにして利得の切り替え誤りがないようにしている。判定回路１８に１ビット以上遅延させた信号を入力しているのも、この切り替え誤りを生起させないためである。

第６図（Ｅ）は、判定回路２２およびレベル保持回路２０の動作を示す波形図である。判定回路２２は、検出パルス信号Ｋがゲート信号Ｇの時間幅内に入力されているときにＳＷ制御信号をレベル保持回路２０に出力する。レベル保持回路２０は、入力されたＳＷ制御信号をＳＷ操作信号ＥとしてＳＷ１０に与えるとともに、リセット信号（ＲＥＳＥＴ）Ｃが入力されるまでの間、出力を保持する。このとき、ＴＩＡ２では、この第３パケットに対しては、第９ビットから、帰還抵抗素子２ｂ、抵抗素子６および抵抗素子７の並列抵抗値で決まる新たな変換利得への切り替えが行われ、ＳＷ１０をオンさせ続ける。

以上説明したように、この実施の形態の前置増幅器の利得切り替え回路によれば、第１の操作手段は、前置増幅器の出力レベルが第１の識別レベルを超える場合において、第１の識別レベルを超えるときのタイミングが第１の利得切り替え期間内であるときに第１のスイッチング素子操作信号を出力し、第２の操作手段は、前置増幅器の出力レベルが第２の識別レベルを超える場合において、第１のスイッチング素子操作信号が出力され、かつ、第２の識別レベルを超えるときのタイミングが第２の利得切り替え期間内であるときに第２のスイッチング素子操作信号を出力するようにしているので、先頭ビットから所定数のビットまでの間で確実な利得切り替えを行うことができ、入力信号のレベルに応じた適切な変換利得に切り替えることができ、利得の切り替え誤りのない制御を実現する前置増幅器の利得切り替え回路を提供することができる。

実施の形態３．
第７図は、この発明の実施の形態３にかかる前置増幅器の利得切り替え回路の構成を示すブロック図である。同図に示す実施の形態３の利得切換回路３２は、図５の利得切換回路３１において、ゲート信号（ＧＡＴＥ）Ｇを生成するためのゲート生成回路２３の構成を追加したものである。なお、その他の構成については、図５に示す実施の形態２の利得切換回路３１の構成と同一または同等であり、これらの各部には同一符号を付して示している。また、第８図は、第７図に示すゲート生成回路２３の構成を示すブロック図である。同図に示すゲート生成回路２３は、レベル検出回路２４と、カウンター回路２５とを備えている。

つぎに、第７図〜９図を参照し、第８図に示すゲート生成回路２３の動作について説明する。なお、第９図は、第８図に示すゲート生成回路２３の動作を説明するためのタイムチャートである。第９図において、同図（Ａ）は、ＴＩＡ２への入力電流波形であり、第２図に示した第1〜第３パケットと同一の信号列を示している。

第９図（Ｂ）は、同図（Ａ）の各パケット信号が入力されたときのＴＩＡ２の出力電圧（Ｖｏｕｔ）Ｂの波形であり、また、これらの波形上に識別レベル（Ｖ１０、Ｖ１およびＶ２）を示している。第１パケットに対するＴＩＡ２の出力電圧（Ｖｏｕｔ）Ｂは、識別レベルＶ１０以下のレベルである。第２パケットに対するＴＩＡ２の出力電圧（Ｖｏｕｔ）Ｂは、識別レベルＶ１超え、識別レベルＶ２ぎりぎりのレベルである。第３パケットに対するＴＩＡ２の出力電圧（Ｖｏｕｔ）Ｂは、識別レベルＶ２を超えるレベルにある。

第９図（Ｃ）は、リセット信号（ＲＥＳＥＴ）Ｃの波形である。同図（Ｃ）に示すように、リセット信号（ＲＥＳＥＴ）Ｃは、第１、第２、第３パケットそれぞれの先頭で入力される。この入力によって、カウンター回路２５は、各パケット信号の先頭では初期化された状態になる。

第９図（Ｌ）は、レベル検出回路２４の動作を示す波形図である。同図（Ｂ）に示す例では、第１パケットでは、識別レベルＶ１０以下なので、出力パルスを発生しない。一方、第２パケットでは、識別レベルＶ１０を超えるレベルなので、第１ビットから識別レベルＶ１０を超える期間のパルスが発生している。この第２パケットは、識別レベルＶ１を超えるレベルなので、第７図の利得切り替え回路３２のＳＷ操作信号Ｄが出力されてＳＷ９はオンの状態となる。しかし、この第２パケットは、識別レベルＶ２ぎりぎりのレベルなので、ＳＷ操作信号Ｅは出力されずＳＷ１０はオフのままの状態なので、リセット信号（ＲＥＳＥＴ）Ｃが入力されるまでの間出力パルスが生成される。他方、第３パケットでは、識別レベルＶ２を超える信号であり、第１ビットからパルスが発生する。しかし、第５ビットの出力以降の時点では、第７図の利得切り替え回路３２のＳＷ操作信号Ｄが出力されてＳＷ９はオンの状態となり、かつ、ＳＷ操作信号Ｅも出力されてＳＷ１０もオンの状態なので、新たな変換利得によって利得が下げられたパケット信号の振幅は、識別レベルＶ１０以下に低下している。したがって、第６ビット以降では出力パルスは生成されない。

第９図（Ｌ）と同図（Ｇ）との間に示す波形は、カウンター回路２５の内部（カウンター内部）で生成されるクロックの波形であり、また、同図（Ｇ）に示す波形は、カウンター回路２５の出力であるゲート信号（ＧＡＴＥ）Ｇを示す波形である。カウンター回路２５は、リセット信号（ＲＥＳＥＴ）Ｃの入力によってカウンターを起動し、予め設定された所定のクロック数（この例では、５クロック）分のゲート信号を生成する。この生成されたゲート信号Ｇが第７図の判定回路１７、２２に入力され、実施の形態２で説明した動作にしたがって、利得切り替えが行われる。

なお、ゲート生成回路は、利得切り替えを行う識別レベルＶ１、Ｖ２において、確実な利得切り替えが行われなければならないが、実施の形態２の条件を満たすＶ１、Ｖ２に対し、さらにＶ１０＜Ｖ１、かつ、Ｖ１０＜Ｖ２の関係を満たすように構成することにより実現できる。

以上説明したように、この実施の形態の前置増幅器の利得切り替え回路によれば、前置増幅器の出力を受けて、利得切り替え期間内に所定の変換利得に切り替えるためのゲート信号を生成するようにしているので、先頭ビットから所定数のビットまでの間で確実な利得切り替えを行うことができるので、入力信号のレベルに応じた適切な変換利得に切り替えることができる前置増幅器の利得切り替え回路を提供することができる。

また、この実施の形態の前置増幅器の利得切り替え回路によれば、利得切り替え期間内に第１のスイッチング素子が閉路操作された後、第２のスイッチング素子が閉路操作可能となるような制御を行っているので、利得の切り替え誤りのない制御を実現した前置増幅器の利得切り替え回路を提供することができる。

また、この実施の形態の前置増幅器の利得切り替え回路によれば、カウンター回路が生成するクロック信号を用いて所定のクロック数分の時間幅を有したゲート信号を生成するようにしているので、利得の切り替え誤りのない制御を実現した前置増幅器の利得切り替え回路を提供することができる。

実施の形態４．
第１０図は、この発明の実施の形態４にかかるゲート生成回路３５の構成を示すブロック図である。同図に示す実施の形態４のゲート生成回路３５は、第８図に示すゲート生成回路２３に対する他の構成例を示すものである。ゲート生成回路３５は、レベル検出回路２４、２５と、第１の変化点検出回路である変化点検出回路２８と、第２の変化点検出回路である変化点検出回路２９と、論理積（ＡＮＤ）回路２６とを備えている。

第１０図において、ＴＩＡ２の出力（電圧信号）Ｂは、レベル検出回路２４、２５の一方の入力端に入力されている。レベル検出回路２４の他方の入力端には、第１の識別レベルである識別レベルＶ１０が入力されている。また、レベル検出回路２５の他方の入力端には、第２の識別レベルである識別レベルＶ１１が入力されている。

レベル検出回路２４の出力Ｌは、変化点検出回路２８に入力されている。また、レベル検出回路２５の出力Ｍは、変化点検出回路２９に入力されている。変化点検出回路２８、２９の各出力は、ＡＮＤ回路２６にそれぞれ入力される。ＡＮＤ回路２６は、ゲート信号（ＧＡＴＥ）を出力する。

第１１図は、第１０図に示すゲート生成回路３５の動作を説明するためのタイムチャートである。第１１図において、同図（Ａ）は、ＴＩＡ２への入力電流波形であり、第１１図に示した第１〜第３パケットと同一の信号列を示している。第１１図（Ｂ）は、同図（Ａ）の各パケット信号が入力されたときのＴＩＡ２の出力電圧（Ｖｏｕｔ）Ｂの波形であり、また、これらの波形上に識別レベル（Ｖ１０、Ｖ１１、Ｖ１およびＶ２）を示している。

第１１図（Ｃ）は、リセット信号（ＲＥＳＥＴ）Ｃの波形である。同図（Ｃ）に示すように、リセット信号（ＲＥＳＥＴ）Ｃは、第１、第２、第３パケットそれぞれの先頭で入力される。この入力によって、変化点検出回路２８、２９は、各パケット信号の先頭では初期化された状態になる。

第１１図（Ｌ）は、レベル検出回路２４の動作を示す波形図である。同図（Ｂ）に示す例では、第１パケットでは、識別レベルＶ１０を超えているので、その超えている期間分の出力パルスが生成される。第２パケットでも同様なパルスが生成される。一方、第３パケットは、識別レベルＶ２を常時超える信号であり、この第３パケットの第１ビットから第６ビットまでの間、図示するような時間幅の広いパルスが生成される。他方、第７ビット以降では、第７図の利得切り替え回路３２のＳＷ操作信号Ｄが出力されてＳＷ９はオンの状態となり、かつ、ＳＷ操作信号Ｅも出力されてＳＷ１０もオンの状態となるので、利得が下げられた新たな変換利得によってパケット信号の振幅が低下する。したがって、第１ビットから第６ビットま出とは異なり、識別レベルＶ１０を超えている期間分の出力パルスが生成される。

第１１図（Ｍ）は、レベル検出回路２５の動作を示す波形図である。第１パケットでは、識別レベルＶ１１を超えていないので、出力パルスは生成されない。一方、第２パケットでは、識別レベルＶ１１を超えているので、その超えている期間分の出力パルスが生成される。他方、第３パケットでは、識別レベルＶ１１を超える信号ではあるものの、識別レベルＶ１０と比較した同図（Ｌ）の波形とは異なり、識別レベルＶ１１を超えている期間分の出力パルスが生成される。なお、第６ビット以降では、同図（Ｌ）とは異なり、出力パルスは生成されていない。

第１１図（Ｏ）は、変化点検出回路２８の動作を示す波形図である。変化点検出回路２８は、レベル検出回路２４が生成した出力パルスの立ち上がり、立下りをカウントし、最初のパルス（１カウント目）を基点とし、予め設定された所定のカウント数（この例では、６カウント）の変化点長（以下「所定カウント変化点長」と称する）のゲート信号（以下「第１の基本ゲート信号」と称する）を生成する。なお、このゲート信号は、リセット信号（ＲＥＳＥＴ）Ｃが入力されるまでの間保持される。

第１１図（Ｐ）は、変化点検出回路２９の動作を示す波形図である。変化点検出回路２９の動作は、変化点検出回路２８の動作と同様であり、同図（Ｐ）に示すような時間幅（所定カウント変化点長の時間幅）のゲート信号（以下「第２の基本ゲート信号」と称する）が生成される。また、このゲート信号も、リセット信号（ＲＥＳＥＴ）Ｃが入力されるまでの間保持される。

第１１図（Ｇ）は、ＡＮＤ回路２６の動作を示す波形図である。ＡＮＤ回路２６は、第１の基本ゲート信号と第２の基本ゲート信号との論理積をとり、ゲート信号を生成する。このゲート信号が第７図の判定回路１７、２２に入力され、実施の形態２で説明した動作にしたがって、利得切り替えが行われる。

なお、ゲート生成回路は、利得切り替えを行う識別レベルＶ１、Ｖ２において、確実な利得切り替えが行われなければならないが、実施の形態２の条件を満たすＶ１、Ｖ２に対し、さらにＶ１０＜Ｖ１１＜Ｖ１、かつ、Ｖ１０＜Ｖ１１＜Ｖ２の関係を満たすように構成することにより実現できる。

以上説明したように、この実施の形態の前置増幅器の利得切り替え回路によれば、前置増幅器の出力を受けて、利得切り替え期間内に所定の変換利得に切り替えるためのゲート信号を生成するようにしているので、先頭ビットから所定数のビットまでの間で確実な利得切り替えを行うことができるので、入力信号のレベルに応じた適切な変換利得に切り替えることができる前置増幅器の利得切り替え回路を提供することができる。

また、この実施の形態の前置増幅器の利得切り替え回路によれば、第１の変化点検出回路が生成する所定カウント変化点長の時間幅を有した第１の基本ゲート信号と、第２の変化点検出回路が生成する所定カウント変化点長の時間幅を有した第２の基本ゲート信号との論理積信号を生成し、この論理積信号をゲート信号として用いているので、利得の切り替え誤りのない制御を実現した前置増幅器の利得切り替え回路を提供することができる。

以上のように、本発明にかかる前置増幅器増幅器の利得切り替え回路は、光通信システムの光受信装置や、光信号の測定器、モニタなどの光受信部に用いられる前置増幅器に適している。

この発明の実施の形態１にかかる前置増幅器の利得切り替え回路の構成を示すブロック図である。 第１図に示す利得切り替え回路３の動作を説明するためのタイムチャートである。 特許文献１などに示される前置増幅器の利得切り替え回路の動作不具合を説明するための図である。 利得切り替え回路の動作不具合を前置増幅器の入出力特性との関係で説明するための図である。 この発明の実施の形態２にかかる前置増幅器の利得切り替え回路の構成を示すブロック図である。 第５図に示す利得切り替え回路３１の動作を説明するためのタイムチャートである。 この発明の実施の形態３にかかる前置増幅器の利得切り替え回路の構成を示すブロック図である。 第７図に示すゲート生成回路２３の構成を示すブロック図である。 第８図に示すゲート生成回路２３の動作を説明するためのタイムチャートである。 この発明の実施の形態４にかかるゲート生成回路３５の構成を示すブロック図である。 第１０図に示すゲート生成回路３５の動作を説明するためのタイムチャートである。

Claims (10)

1. バースト状の光信号を電気信号に変換する受光素子の出力電流を増幅し電圧信号を出力する前置増幅器に適用され、帰還抵抗素子と並列に、第１の抵抗素子と第１のスイッチング素子による直列回路、および第２の抵抗素子と第２のスイッチング素子による直列回路がそれぞれ接続される前置増幅器の変換利得を切り替える利得切り替え回路であって、
   外部から入力される第１のゲート信号に基づいて前記第１のスイッチング素子を閉路操作する第１のスイッチング素子操作信号を生成する第１の操作手段と、
   外部から入力される第２のゲート信号に基づいて前記第２のスイッチング素子を閉路操作する第２のスイッチング素子操作信号を生成する第２の操作手段と、
   を備え、
   前記第１のゲート信号は、前記前置増幅器の変換利得を第１の変換利得に切り替え可能な第１の利得切り替え期間において入力され、
   前記第２のゲート信号は、前記前置増幅器の変換利得を前記第１の変換利得よりも小さな第２の変換利得に切り替え可能な期間であり、前記第１の利得切り替え期間とは重複しない第２の利得切り替え期間において入力され、
   前記第１の操作手段は、
   前記前置増幅器の出力レベルが第１の識別レベルを超える場合において、該第１の識別レベルを超えるときのタイミングが前記第１の利得切り替え期間内であるときに前記第１のスイッチング素子操作信号を出力し、
   前記第２の操作手段は、
   前記第１のスイッチング素子操作信号が入力されて利得切り替えが行われた後における前記前置増幅器の出力レベルが第２の識別レベルを超え、かつ、該第２の識別レベルを超えるときのタイミングが前記第２の利得切り替え期間内であるときに前記第２のスイッチング素子操作信号を出力する
   ことを特徴とする前置増幅器の利得切り替え回路。
2. 前記第１の利得切り替え期間内に前記第１の操作手段にて前記第１のスイッチング素子が閉路操作された後に、前記第２の利得切り替え期間内に前記第２の操作手段にて前記第２のスイッチング素子が閉路操作可能となることを特徴とする請求項１に記載の前置増幅器の利得切り替え回路。
3. バースト状の光信号を電気信号に変換する受光素子の出力電流を増幅し電圧信号を出力する前置増幅器に適用され、帰還抵抗素子と並列に、第１の抵抗素子と第１のスイッチング素子による直列回路、および第２の抵抗素子と第２のスイッチング素子による直列回路がそれぞれ接続される前置増幅器の変換利得を切り替える利得切り替え回路であって、
   外部から入力されるゲート信号に基づいて前記第１のスイッチング素子を閉路操作する第１のスイッチング素子操作信号を生成する第１の操作手段と、
   外部から入力されるゲート信号に基づいて前記第２のスイッチング素子を閉路操作する第２のスイッチング素子操作信号を生成する第２の操作手段と、
   を備え、
   前記ゲート信号は、前記前置増幅器の変換利得を第１の変換利得および、前記第１の変換利得よりも小さな第２の変換利得に切り替え可能な利得切り替え期間において入力され、
   前記第１の操作手段は、
   前記前置増幅器の出力レベルが第１の識別レベルを超える場合において、該第１の識別レベルを超えるときのタイミングが前記利得切り替え期間内であるときに前記第１のスイッチング素子操作信号を出力し、
   前記第２の操作手段は、
   前記第１のスイッチング素子操作信号が入力されて利得切り替えが行われ、かつ、前記前置増幅器の出力レベルが前記第１の識別レベルを超えると判定したときの入力信号ビットとは異なる信号ビットが入力された後における前記前置増幅器の出力レベルが第２の識別レベルを超え、かつ、該第２の識別レベルを超えるときのタイミングが前記利得切り替え期間内であるときに前記第２のスイッチング素子操作信号を出力する
   ことを特徴とする前置増幅器の利得切り替え回路。
4. 前記第１、第２の識別レベルをそれぞれＶ１、Ｖ２とし、該第１の識別レベルによって前記第１のスイッチング素子が閉路操作された際に下げられた前記前置増幅器の利得の低下分をｋ（ｋ＞１）とするとき、Ｖ１＜ｋＶ２であることを特徴とする請求項１〜３の何れか１項に記載の前置増幅器の利得切り替え回路。
5. バースト状の光信号を電気信号に変換する受光素子の出力電流を増幅し電圧信号を出力する前置増幅器に適用され、帰還抵抗素子と並列に、第１の抵抗素子と第１のスイッチング素子による直列回路、および第２の抵抗素子と第２のスイッチング素子による直列回路がそれぞれ接続される前置増幅器の変換利得を切り替える利得切り替え回路であって、
   前記前置増幅器の出力を受けて、利得切り替え期間内に第１の変換利得および、前記第１の変換利得よりも小さな第２の変換利得に切り替えるためのゲート信号を生成するゲート生成回路と、
   前記ゲート信号に基づいて前記第１のスイッチング素子を閉路操作する第１のスイッチング素子操作信号を生成する第１の操作手段と、
   前記ゲート信号に基づいて前記第２のスイッチング素子を閉路操作する第２のスイッチング素子操作信号を生成する第２の操作手段と、
   を備え、
   前記第１の操作手段は、
   前記前置増幅器の出力レベルが第１の識別レベルを超える場合において、該第１の識別レベルを超えるときのタイミングが前記ゲート信号が入力されている期間内であるときに前記第１のスイッチング素子操作信号を出力し、
   前記第２の操作手段は、
   前記第１のスイッチング素子操作信号が入力されて利得切り替えが行われ、かつ、前記前置増幅器の出力レベルが前記第１の識別レベルを超えると判定したときの入力信号ビットとは異なる信号ビットが入力された後における前記前置増幅器の出力レベルが第２の識別レベルを超え、かつ、該第２の識別レベルを超えるときのタイミングが前記ゲート信号が入力されている期間内であるときに前記第２のスイッチング素子操作信号を出力する
   ことを特徴とする前置増幅器の利得切り替え回路。
6. 前記ゲート生成回路は、
   クロック信号を生成するカウンター回路を備え、
   前記カウンター回路が生成するクロック信号を用いて所定のクロック数分の時間幅を有したゲート信号を生成することを特徴とする請求項５に記載の前置増幅器の利得切り替え回路。
7. バースト状の光信号を電気信号に変換する受光素子の出力電流を増幅し電圧信号を出力する前置増幅器に適用され、帰還抵抗素子と並列に、第１の抵抗素子と第１のスイッチング素子による直列回路、および第２の抵抗素子と第２のスイッチング素子による直列回路がそれぞれ接続される前置増幅器の変換利得を切り替える利得切り替え回路であって、
   前記前置増幅器の出力を受けて、利得切り替え期間内に所定の変換利得に切り替えるためのゲート信号を生成するゲート生成回路と、
   前記利得切り替え期間内に前記第１のスイッチング素子を閉路操作する第１のスイッチング素子操作信号を生成する第１の操作手段と、
   前記利得切り替え期間内に前記第２のスイッチング素子を閉路操作する第２のスイッチング素子操作信号を生成する第２の操作手段と、
   を備え、
   前記第１のスイッチング素子操作信号が、第１の識別レベル（Ｖ１）を用いて生成され、前記第２のスイッチング素子操作信号が、第２の識別レベル（Ｖ２）を用いて生成されるとき、
   前記ゲート生成回路は、
   Ｖ１０＜Ｖ１１＜Ｖ１、かつ、Ｖ１０＜Ｖ１１＜Ｖ２を満たす第３の識別レベル（Ｖ１０）および第４の識別レベル（Ｖ１１）に基づいて前記ゲート信号を生成することを特徴とする前置増幅器の利得切り替え回路。
8. 前記ゲート生成回路は、
   前記第３の識別レベルにて検出される信号の変化点を検出する第１の変化点検出回路と、
   前記第４の識別レベルにて検出される信号の変化点を検出する第２の変化点検出回路と、
   を備え、
   前記第１の変化点検出回路が生成する所定カウント変化点長の時間幅を有した第１の基本ゲート信号と、前記第２の変化点検出回路が生成する所定カウント変化点長の時間幅を有した第２の基本ゲート信号との論理積信号を生成し、該論理積信号を前記ゲート信号とすることを特徴とする請求項７に記載の前置増幅器の利得切り替え回路。
9. 前記利得切り替え期間内に前記第１の操作手段にて前記第１のスイッチング素子が閉路操作された後に、前記第２の操作手段にて前記第２のスイッチング素子が閉路操作可能となることを特徴とする請求項３〜８の何れか１項に記載の前置増幅器の利得切り替え回路。
10. 前記第１の操作手段は、前記第１のスイッチング素子操作信号を前記第２の操作手段に出力する際に、所定時間遅延させて出力することを特徴とする請求項３〜９の何れか１項に記載の前置増幅器の利得切り替え回路。

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