JPH10285226A

JPH10285226A - バースト信号受信回路

Info

Publication number: JPH10285226A
Application number: JP9097925A
Authority: JP
Inventors: Shigekazu Harada; 繁和原田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-04-02
Filing date: 1997-04-02
Publication date: 1998-10-23

Abstract

(57)【要約】【課題】ＡＴＣ回路のリセット信号をデジタル的に精度
良く発生する。【解決手段】フォトダイオード１及びプリアンプ２によ
り受信されるバースト毎に強度の異なるバースト信号を
ＡＴＣ回路３及び識別回路４により検出する受信回路に
おいて、ＡＴＣ電圧をバーストの終了時点でリセットす
るリセット信号発生回路５をディジタル的に構成する。
信号処理回路６から出力するシステムクロックによりバ
ースト毎のバースト長をカウントして各バースト信号最
終ビット終了後の最初のクロックの立ち上がりでリセッ
トパルスを発生してＡＴＣ回路３に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バースト的に入力
するビット列を受信するためのバースト信号受信回路に
関し、特に、バースト毎に異なる強度の信号をＡＴＣ
（AUTOMATIC THRESHOLD CONTROL；オート・スレッショ
ルド・コントロール:自動識別レべル調整）回路を用い
て受信するバ−スト信号受信回路に関するものである。

【０００２】

【従来の技術】従来、この種のバースト信号受信回路
は、バースト毎に異なる強度で入力するビット列を誤り
なく受信し再生することを目的として用いられている。
そして、このようなバースト信号受信回路においては、
バースト信号としきい値との相対的関係をバースト毎に
信号強度に応じて調整し、バースト信号を適正な識別レ
ベルで検出する必要があり、このためバースト信号の強
度に応じた直流電圧等をバースト毎に発生するＡＴＣ電
圧保持回路が使用される。そしてこのような技術におい
てはバースト信号の終了時点でＡＴＣ電圧となる前記直
流電圧をリセットして次のバーストに対応する新たな直
流電圧を発生するためにリセット信号発生回路が必要と
なる。

【０００３】例えば、特公昭５９−２０２１９号公報に
は、入力信号を振幅変調波検波した出力からタイミング
信号を作成し、ＡＴＣ電圧保持回路をリセットする技術
が記載されている。

【０００４】図８は、同公報記載の回路のブロック図で
ある。この回路では受信信号を検出する識別回路のしき
い値を、ＡＴＣ電圧により制御する方式を採用するもの
である。同図においてバースト状の受信信号はバッファ
増幅回路１０を介して３分岐出力される。第１の出力は
波形補償増幅回路１１を介して識別回路１２に出力され
る。第２の出力は検波回路１３に入力され、該検波回路
１３からはバースト信号の振幅に比例するＡＴＣ電圧が
出力される。該ＡＴＣ電圧はリセット回路１４を介して
前記識別回路１２にしきい値電圧として供給される。第
３の出力はリセット信号発生回路１５に出力され、当該
回路１５においては受信信号の振幅検波を行い、その信
号の後縁をレベル検出してリセットパルスを発生しリセ
ット回路１４を制御する。リセット回路１４は、検波回
路１３から出力されるバースト信号毎のＡＴＣ電圧をバ
ースト信号の最終ビットの受信後にリセットする。

【０００５】また例えば、特開平６―１７７６６４号公
報には、ピーク値検出回路を具備する２モード動作トラ
ンスインピーダンス回路において、外部より入力する信
号でアナログスイッチを制御しＡＴＣ電圧を高速にリセ
ットする技術が記載されている。

【０００６】図９は、同公報記載の回路のブロック図で
ある。この回路では識別回路のしきい値は固定値とし
て、受信信号の直流レベルを２モード動作トランスイン
ピーダンス回路を用いて制御する方式を採用するもので
ある。同図において、受信信号は、増幅器２０により正
出力と負出力とに変換され、増幅器２１、２つの負帰還
抵抗２２、２３及びＡＴＣ電圧発生保持用のピーク検出
回路を有するトランスインピーダンス回路を介してレベ
ルが調整された後、識別回路２６により一定レベルで検
出される。本回路においては外部より入力する信号によ
りアナログスイッチをオン、オフし、同スイッチがオン
のとき微分回路２５を介する増幅器２１の一方の出力を
ピーク値検出回路に印加してＡＴＣ電圧をリセットする
ように構成している。

【０００７】

【発明が解決しようとする課題】従来のバースト信号受
信回路に用いられるＡＴＣリセット信号の発生回路にお
いては、リセットタイミングを精度良く発生することが
困難である。例えば、特公昭５９−２０２１９号公報記
載のものは、入力信号を振幅検波した信号を一定電圧レ
べルで波形整形することによりタイミングを決定するも
のであり、アナログ的なパラメータが多分に含まれるた
めである。また、例えば、固定長バースト信号を周期的
に受信する場合には、デジタル的な周期パルスの発生と
遅延素子の使用による位相調整によりリセット回路を構
成することができるが、部品自体のばらつき等を考慮す
るとリセットタイミングを精度良く調整する必要があ
り、特に量産に適していない。また例えば、特開平６−
１７７６６４号公報記載のものは、ＡＴＣ回路の出力を
用いたリセットタイミングの発生技術が開示されておら
ず、外部信号を精度良く発生することは困難であること
が推測される。

【０００８】本発明の目的は、デジタル的な高精度のＡ
ＴＣリセット回路を備えたバースト信号受信回路を提供
することにある。

【０００９】

【課題を解決するための手段】本発明のバースト信号受
信回路は、各バースト信号終了直後にデジタル的にＡＴ
Ｃ回路をリセットするためのリセット信号を発生するリ
セット信号発生回路（図１の５）を有する。

【００１０】即ち、本発明のバースト信号受信回路は、
ＡＴＣ回路を用いてバースト信号を受信するバースト信
号受信回路において、バースト信号の初期ビットをクロ
ック信号により検出し、初期ビット検出後のクロック信
号をカウントすることによりバースト信号の最終ビット
直後にＡＴＣ回路のＡＴＣ電圧をリセットするリセット
信号を発生する。また、ＡＴＣ回路を用いてバースト信
号を受信するバースト信号受信回路において、バースト
信号の先頭ビット検出回路と、前記先頭ビット検出回路
の出力によりカウント初期値をロードし前記クロック信
号をカウントするカウンタと、前記カウンタの出力値と
基準設定値とを比較して一致したときに一致検出信号を
出力する一致検出信号発生回路とを有し、前記一致検出
信号によりＡＴＣ回路のＡＴＣ電圧をリセットすること
を特徴とする。そして、前記カウント初期値又は前記基
準設定値の何れか一方をバースト信号のバースト長に応
じて設定する手段を有する。

【００１１】また、前記ＡＴＣ回路としては、ＡＴＣ電
圧によりバースト信号のレベルを制御するように構成す
るか、識別回路のしきい値がＡＴＣ電圧により制御され
る識別回路により構成することができる。

【００１２】より具体的には、識別回路４の出力と、信
号処理回路６からのシステムクロックと比較値情報等を
入力し、ＡＴＣ回路３をリセットするためのリセット信
号として、リセット信号発生回路５に入力する各バース
ト信号最終ビット終了後の最初のシステムクロックの立
ち上がりで作成するパルスをＡＴＣ回路３に出力する。
このため各バ−スト信号終了後のリセット信号は、各バ
−スト信号終了後１システムクロック内にＡＴＣ回路３
のリセットを開始することができる、すなわちバース信
号終了後２システムクロック内でＡＴＣ回路３のリセッ
トを完了させることができる。

【００１３】

【発明の実施の形態】（１）構成の説明本発明の一実施の形態について図面を参照して詳細に説
明する。

【００１４】図１を参照すると、本実施の形態は、バー
スト信号の受信部として、光信号を電流信号に変換する
フォトダイオード１と、該電流信号を電圧信号に変換す
るプリアンプ回路２と、該プリアンプ回路２の正出力及
び負出力を入力するＡＴＣ回路３と、ＡＴＣ回路３の出
力を入力しバースト信号を検出する識別回路４とを備え
る。また、本実施の形態には、リセット信号発生回路５
と、前記識別回路４の出力５ａを入力とし、システムク
ロック５ｂ、パワ−オンクリア信号５ｃ及び比較値情報
５ｅを出力してリセット信号発生回路５を制御する信号
処理回路６を備える。

【００１５】ここで、ＡＴＣ回路３には、例えば特開平
６−１７７６６４号公報等に記載されているような回路
が使用できる。同公報記載の回路は、バースト信号の強
度（振幅）の変化に拘わらず最適なレベルで前記バース
ト信号を検出できるように２モード動作トランスインピ
ーダンス回路が用いられている。また、当該トランスイ
ンピーダンス回路としては、ピーク値検出回路を有しそ
の出力により、識別回路のしきい値に対し受信バースト
信号レベルを自動制御するように構成されている。ピー
ク値検出回路は、強度が異なるバースト毎に高速に識別
レべルを自動調整する電圧値等を得るために、バースト
初期にそのピーク値をホールドし、そのピーク値をバー
スト終了直後に外部からのリセット信号により急速にリ
セットしてピークホールド値を必要な期間のみ高速に発
生する。

【００１６】次に、本実施の形態のリセット信号発生回
路５の詳細な構成について説明する。図２は、リセット
信号発生回路の構成例を示すブロック図である。

【００１７】本リセット信号発生回路は、バースト信号
先頭ビット検出回路５１、カウンタ回路５２、カウンタ
回路５２の初期値を設定する初期値設定回路５５、一致
検出信号発生回路５３、一致検出信号発生回路５３にお
いてカウンタ回路の出力値と比較する比較値を設定する
比較値設定回路５６及び論理和回路５４を備える。

【００１８】バースト信号先頭ビット検出回路５１は、
バ−スト信号５ａ、システムクロック５ｂ及び論理和回
路５４の出力であるリセット信号５ｄを入力し、バース
ト信号の先頭１ビット目の立ち上がりを検出してパルス
をカウンタ回路５２に出力する。

【００１９】カウンタ回路５２は、バ−スト信号先頭ビ
ット検出回路５１から出力するパルスをカウンタの初期
設定値（初期値）のロ−ド信号として初期値設定回路５
５から初期値を入力し、前記初期値からシステムクロッ
ク５ｂをカウントし、カウント値を一致検出信号発生回
路５３に出力する。

【００２０】一致検出信号発生回路５３は、カウンタ回
路５２の前記カウント値と比較値設定回路５６からの比
較値とを比較し、カウント値が比較値より小さい間はイ
ネーブル信号をイネーブル状態に、カウント値が比較値
と一致するとディセーブル状態にしてカウンタ回路５２
に出力し、前記ディセーブル信号の立ち上がりの検出パ
ルスを一致検出信号として論理和回路５４に出カする。

【００２１】論理和回路５４は、一致検出信号発生回路
５３からの一致検出信号とパワーオンクリア信号５ｃを
入力し、その論理和出力をバースト信号先頭ビット検出
回路５１にクリア信号として出力するとともに、ＡＴＣ
回路３に対するリセット信号５ｄとして出力する。

【００２２】比較値設定回路５６は、信号処理部６から
入力する比較値情報に基づき一致検出信号発生回路５３
に比較の基準となる比較値を出力する。

【００２３】（２）動作の説明次に、本実施の形態における動作について図３を参照し
て詳細に説明する。

【００２４】図３を参照すると、受信強度の異なるバー
スト光信号Ｓ１、Ｓ２はフォトダイオード１で電気信号
に変換された後、プリアンプ回路２において電流／電圧
変換されＡＴＣ回路３に入力される。ＡＴＣ回路３は、
例えば入力信号のレべルを自動的に調整し、識別回路４
はバースト電気信号をビット列Ｓ１’、Ｓ２’としてデ
ジタル処理が可能な信号レベルとして出力する。

【００２５】信号処理回路６は、リセット信号発生回路
５を制御するためのパワーオンクリア信号５ｃ、システ
ムクロック５ｂ及び比較値情報５ｅを出力する。

【００２６】パワーオンクリア信号５ｃは、電源投入時
に回路各部をリセットするための信号であり、システム
クロック５ｂは、各ビット列（Ｓ１’又はＳ２’）の終
了直後にリセット信号を出力するために前記カウンタで
カウントされるクロック信号であり、また、比較値情報
５ｅはリセット信号の発生時点を設定するためにカウン
ト値出力との比較基準値を与えるものである。

【００２７】次に、入力信号５ａのバースト信号Ｓ１’
の後縁（最終ビット後）におけるリセット信号５ｄの発
生動作について説明する。

【００２８】まず、電源投入時に、信号処理回路６から
パワーオンクリア信号５ｃが出力され、該パワーオンク
リア信号５ｃにより論理和回路５４を介してバースト信
号先頭ビット検出回路５１がリセットされ、また、カウ
ンタ回路５２、一致検出信号発生回路５３及び比較値設
定回路５６も同パワーオンクリア信号５ｃによりリセッ
トされる。

【００２９】次に、識別回路４から入力信号５ａのバー
スト信号Ｓ１’が入力されると、バースト信号先頭ビッ
ト検出回路５１は、バースト信号Ｓ１’の最初のビット
（立ち上がり）直後のシステムクロック信号５ｂの２パ
ルスを検出し、システムクロック周期幅のローレべルの
パルスをバースト信号先頭ビット検出信号５１として出
力する。

【００３０】カウンタ回路５２は、前記先頭ビット検出
信号によりカウント初期値を初期値設定回路５５からロ
ードし、この設定値からシステムクロックのカウントを
開始する。

【００３１】一致検出信号発生回路５３は、前記カウン
タ回路５１のカウント値出力と、信号処理回路６から供
給される比較値情報５ｅに基づき作成される比較値設定
回路５６からの比較値との数値比較を行う。一致検出信
号発生回路５３は、前記カウント値が前記比較値になる
とイネーブル信号をハイレべルのディセーブル状態とし
カウンタ回路５２のカウント動作を停止するとともに、
前記イネーブル信号のハイレベルの立ち上がりの直後の
システムクロックの１システムクロック周期幅のパルス
を一致信号５３として出力する。一致信号５３は論理和
回路５４を経てＡＴＣ回路へのリセット信号５ｄとな
る。

【００３２】ここで、前記イネーブル信号５３は、カウ
ンタ回路５２の出力値と比較値とが一致するとカウント
動作を停止させるディセーブル状態（ハイレベル）とな
り、また、次のバースト信号Ｓ２’の立ち上がり時のカ
ウンタ回路の初期値のロードによりカウント動作を可能
とするイネーブル状態（ローレベル）に復帰する。

【００３３】以上の動作において、一致検出信号発生回
路５３に出力する比較値設定回路５６の出力値は、カウ
ンタ回路５２が初期値からカウントしてバースト信号Ｓ
１’の最後のビットの終了直前のカウント値に一致する
ように信号処理回路６から設定される。この結果、リセ
ット信号５ｄの立ち上がりはバースト信号５ａの後縁の
直後のシステムパルスの立ち上がり点となりバースト信
号の略終了時点で瞬時に発生することになる。

【００３４】なお、各バースト信号のバースト長が固定
長でない場合は、信号処理回路６から各受信バースト長
に対応する比較値情報５ｅを所定のタイミング、例え
ば、リセット信号終了直後等のタイミングで比較値設定
回路５６に与えることにより、異なるバースト長のバー
スト信号を受信する場合でも上述のようなタイミングで
リセット信号を発生することが可能となる。

【００３５】また、バースト信号の入力位相がシステム
クロック周期単位で変動した場合でも、１システムクロ
ック分の遅延誤差範囲内で、バースト信号の終了後のリ
セット信号を発生することが可能である。

【００３６】本実施の形態のより詳細なリセット信号発
生回路の構成及び動作について図４及び図５を参照して
説明する。

【００３７】図４を参照すると、本リセット信号発生回
路は、バースト信号先頭ビット検出回路５１と、ｎビッ
バイナリカウンタにより構成されるカウンタ回路５２
と、カウンタ回路５２の初期値を設定する初期値設定回
路５５と、一致検出信号発生回路５３と、一致検出信号
発生回路５３に比較値を設定する比較値設定回路５６
と、ＯＲ回路で構成される論理和回路５４とを有する。

【００３８】更に、バースト信号先頭ビット検出回路５
１は、ラッチ回路５１１と微分回路５１２を有し、一致
検出信号発生回路５３はｎビット一致検出回路１と、微
分回路５３２とを有する。

【００３９】ラッチ回路５１１は、バースト信号５ａと
システムクロック５ｂと論理和回路５４の出力であるリ
セット信号５ｄを入力し、バースト信号先頭１ビット目
の立ち上がりでハイレべルをラッチして微分回路５１２
に出力し、微分回路５１２は、前記ラッチ信号（５１
１）のエッジをシステムクロック５ｂの立ち上がりによ
り検出し負パルス（５１）をカウンタ回路５２に出力す
る。

【００４０】カウンタ回路５２は、入力端子ＬＤに前記
負パルスがロード信号として入力したとき、初期値設定
回路５５で作成される信号を初期設定値として入力端子
Ａ１〜Ａｎに入力する。また、ｎビット一致検出回路５
３１からの比較結果は、カウンタ動作をイネーブル又は
ディセーブル状態とするイネーブル信号（５３１）とし
て入力端子ＥＮに入力し、また、信号処理回路６から入
力するパワーオンクリア信号５ｃは、カウンタ回路のク
リア信号として入力端子ＣＬに入力する。更に、システ
ムクロック５ｂは、入力端子ＣＫに入力しカウント動作
を行いカウント値を出力端子Ｑ１〜Ｑｎから一致検出信
号発生回路５３内のｎビット一致検出回路５３１に出力
する。

【００４１】ｎビット一致検出回路５３１は、カウンタ
回路５２からのカウント値出力と、比較値設定回路５６
で作成される比較値と、パワーオンクリア信号５とシス
テムクロック５ｂを入力し、前記カウント値と前記比較
値が一致したらハイレベル（５３１）を微分回路５３２
とカウンタ回路５２に出力する。微分回路５３２はパワ
ーオンクリア信号５ｃが接続され、前記一致信号をシス
テムクロック５ｂを用いて立ち上がりエッジ検出を行
い、正パルスを一致信号（５３）として論理和回路５４
に出力する。

【００４２】論理和回路５４は、微分回路５３２からの
一致信号とパワーオンクリア信号５ｃを入力して論理和
をとり、ラッチ回路５１１をクリアするためのクリア信
号として出力するとともに、ＡＴＣ回路３をリセットす
るためのリセット信号５ｄとしてＡＴＣ回路３に出力す
る。

【００４３】また、比較値設定回路５６は、信号処理部
６から入力する比較値情報５ｅに従ってｎビット一致検
出回路５３１における比較値を作成する。

【００４４】次に、本実施の形態の動作について図５を
参照して詳細に説明する。

【００４５】リセット信号発生回路に入力されたバース
ト信号５ａに対して、バ−スト信号先頭ビット検出回路
５１は、ラッチ回路５１１で先頭ビットの立ち上がりの
ハイレべルをラッチしラッチ信号（５１１）を出力し、
微分回路５１２はその立ち上がりエッジ検出を行って負
パルスの出力信号（５１）を出力する。

【００４６】カウンタ回路５２は、前記負パルスをロー
ド信号として初期値設定回路５からの初期値をロードし
た後、カウント動作を開始しカウント値を一致検出信号
発生回路５３に出力する。

【００４７】一致検出信号発生回路５３は、ｎビット一
致検出回路５３１で前記カウント値を比較値設定回路５
６からの比較値と比較し、一致したらカウンタ回路５２
に出力しているイネーブル信号をディセーブル状態にす
るとともに、前記イネーブル信号を微分回路５３２に出
力する。微分回路５３２では前記イネーブル信号のディ
セーブル状態の立ち上がりエッジ検出を行って正パルス
を論理和回路５４に出力する。

【００４８】論理和回路５は、前記正パルスとパワーオ
ンクリア信号５ｃの論理和出力５ｄをラッチ回路５１１
及びＡＴＣ回路３に出力する。

【００４９】ラッチ回路５１１は、前記論理和出力５ｄ
によりクリアされ、新たに入力するバースト信号の先頭
ビットの検出動作に備える。

【００５０】比較値設定回路５６に入力する比較値情報
５ｅは、バースト信号のバースト長が固定の場合は固定
値となり、一致検出信号発生回路５３に出力する比較値
も固定値となる。

【００５１】なお、ラッチ回路５１１及び微分回路５１
２、５３２としてはＤ型フリップフロップ等を用いたシ
フトレジスタ構成を利用することができ、微分回路では
シフトレジスタの前後２段の出力の論理操作を行うこと
により１システムクロック周期幅の出力を発生する入力
信号のエッジ検出が可能である。

【００５２】次に、本発明の他の実施の形態について図
面を参照して詳細に説明する。

【００５３】図６及び図７を参照すると、本実施の形態
では、第一の実施の形態における比較値設定回路５６に
対する比較値情報５ｅに替えて、初期値設定回路に対す
る初期値情報５ｆを信号処理部６から与えられるように
構成している。また、ＡＴＣ回路としては、ＡＴＣ電圧
でしきい値が制御される識別回路を使用する構成とする
ことができる。

【００５４】この構成においては、比較値設定回路５６
が出力する比較値は固定値としてカウンタ回路５２がロ
ードする初期値をバースト信号のバースト長に対応して
変更する。一致検出信号発生回路５３の比較値を一定値
としても、カウンタ回路５２のカウント初期値を変更す
ることにより前記比較値に一致するまでのシステムクロ
ックのカウント期間は変更できるから、バースト信号の
バースト長に対応する前記カウント初期値を適宜設定す
ることにより第一の実施の形態と同様にバースト信号の
直後のタイミングにおいてＡＴＣ回路へのリセット信号
を正確に発生する動作を実現することができる。尚、バ
ースト信号のバースト長が固定の場合は、前記初期値情
報５ｆも固定値となることはいうまでもない。

【００５５】

【発明の効果】本発明によれば、システムクロック信号
を用いてバースト信号の最終ビットの直後のクロックタ
イミングを検出するようにしているから、リセット信号
の発生タイミングの設定にはアナログ的な調整は一切不
要である。このため、回路構成を簡易化することができ
るとともに、量産時の調整にかかるコストを抑圧するこ
とができる。

【００５６】また、バースト信号の終了時点で瞬時にリ
セット信号を発生することができ、その設定はバースト
信号のバースト長に基づいてバースト毎に設定すること
が可能であるから、受信バースト信号のバースト長のデ
ータを設定することにより、任意のバースト長の信号に
対応することが可能である。

【００５７】

【図面の簡単な説明】

【図１】本発明の一実施の形態の基本構成を示すブロッ
ク図である。

【図２】本発明のリセット信号発生回路の一実施の形態
を示すブロック図である。

【図３】図２の実施の形態の動作を示す図である。

【図４】本発明の他の実施の形態を示すブロック図であ
る。

【図５】図４の実施の形態の動作を示すブロック図であ
る。

【図６】本発明の更に他の実施の形態の基本構成を示す
ブロック図である。

【図７】図６のリセット信号発生回路の構成を示す図で
ある。

【図８】従来例を示すブロック図である。

【図９】他の従来例を示すブロック図である。

【符号の説明】

１フォトダイオード２プリアンプ回路３ＡＴＣ（自動識別レべル調整）回路４識別回路５リセット信号発生回路６信号処理回路５１バ−スト信号先頭ビット検出回路５２カウンタ回路５３一致検出信号発生回路５４論理和回路５５初期値設定回路５６比較値設定回路５１１ラッチ回路５１２微分回路５３１ｎビット一致検出回路５３２微分回路５ａバースト信号５ｂシステムクロック５ｃパワーオンクリア信号５ｄリセット信号５ｅ比較値情報５ｆ初期値情報

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０４Ｂ 10/04 10/06

Claims

【特許請求の範囲】

【請求項１】ＡＴＣ回路を用いてバースト信号を受信
するバースト信号受信回路において、バースト信号の初
期ビットをクロック信号により検出し、初期ビット検出
後のクロック信号をカウントすることによりバースト信
号の最終ビット直後にＡＴＣ回路のＡＴＣ電圧をリセッ
トするリセット信号を発生することを特徴とするバース
ト信号受信回路。
【請求項２】ＡＴＣ回路を用いてバースト信号を受信
するバースト信号受信回路において、バースト信号の先
頭ビット検出回路と、前記先頭ビット検出回路の出力に
よりカウント初期値をロードし前記クロック信号をカウ
ントするカウンタと、前記カウンタの出力値と基準設定
値とを比較して一致したときに一致信号を出力する一致
検出信号発生回路とを有し、前記一致信号によりＡＴＣ
回路のＡＴＣ電圧をリセットすることを特徴とするバー
スト信号受信回路。
【請求項３】前記カウント初期値又は前記基準設定値
の何れか一方をバースト信号のバースト長に応じて設定
する手段を有することを特徴とする請求項２記載のバー
スト信号受信回路。
【請求項４】前記ＡＴＣ回路は、ＡＴＣ電圧によりバ
ースト信号のレベルを制御するように構成したことを特
徴とする請求項１、２又は３記載のバースト信号受信回
路。
【請求項５】前記ＡＴＣ回路は、しきい値がＡＴＣ電
圧により制御される識別回路により構成したことを特徴
とする請求項１、２、又は３記載のバースト信号受信回
路。