JPH08256181A - バースト通信用自動利得リセット回路 - Google Patents
バースト通信用自動利得リセット回路Info
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- JPH08256181A JPH08256181A JP7059559A JP5955995A JPH08256181A JP H08256181 A JPH08256181 A JP H08256181A JP 7059559 A JP7059559 A JP 7059559A JP 5955995 A JP5955995 A JP 5955995A JP H08256181 A JPH08256181 A JP H08256181A
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Abstract
(57)【要約】
【目的】 本発明はバースト通信用自動利得リセット回
路に関し、バースト信号の受信終了から所定期間後に自
動利得制御回路のリセットを行い、次のバースト信号の
受信時に誤りのない信号識別を行うことができることを
目的とする。 【構成】 バースト通信用自動利得制御リセット回路
は、複数の従回線終端装置とバースト通信を行う主回線
終端装置の自動利得制御回路のリセットを行う。バース
ト検出手段６１，６３，６４は、バースト信号の受信の
開始又は終了を検出する。リセット信号生成手段６５，
６７は、上記検出のタイミングから所定期間後のバース
ト信号受信終了後にリセット信号を生成する。
路に関し、バースト信号の受信終了から所定期間後に自
動利得制御回路のリセットを行い、次のバースト信号の
受信時に誤りのない信号識別を行うことができることを
目的とする。 【構成】 バースト通信用自動利得制御リセット回路
は、複数の従回線終端装置とバースト通信を行う主回線
終端装置の自動利得制御回路のリセットを行う。バース
ト検出手段６１，６３，６４は、バースト信号の受信の
開始又は終了を検出する。リセット信号生成手段６５，
６７は、上記検出のタイミングから所定期間後のバース
ト信号受信終了後にリセット信号を生成する。
Description
【０００１】
【産業上の利用分野】本発明はバースト通信用自動利得
制御リセット回路に関し、バースト通信の自動利得制御
回路のリセットを行う回路に関する。近年の通信の普及
に伴い、線路設備や回線終端設備の低コスト化が要求さ
れている。このため、通信方式として双方向時分割多重
通信方式や時分割多重通信方式等のバースト通信方式が
開発され、これら方式がもちいられることで各設備が多
重利用され、加入者当たりの設備コストの低価格化が図
られている。
制御リセット回路に関し、バースト通信の自動利得制御
回路のリセットを行う回路に関する。近年の通信の普及
に伴い、線路設備や回線終端設備の低コスト化が要求さ
れている。このため、通信方式として双方向時分割多重
通信方式や時分割多重通信方式等のバースト通信方式が
開発され、これら方式がもちいられることで各設備が多
重利用され、加入者当たりの設備コストの低価格化が図
られている。
【０００２】
【従来の技術】双方向時分割多重通信方式や時分割多重
通信方式（ＴＤＭＡ）のバースト通信方式では、受信側
の装置において多重化された各バースト信号の振幅が異
なる場合があるため、受信部に自動利得制御（ＡＧＣ）
回路を設け、各バースト信号の振幅に応じて受信利得を
制御している。上記の制御方法としては、通信速度の高
速化に伴ってＡＧＣ回路の高速応答性が要求されている
ことから、各バースト信号を受信する前にＡＧＣ回路を
リセットし、ＡＧＣ回路の利得を最大とした状態で各バ
ースト信号を待ち受け、ＡＧＣ回路の高速応答を実現し
ている。
通信方式（ＴＤＭＡ）のバースト通信方式では、受信側
の装置において多重化された各バースト信号の振幅が異
なる場合があるため、受信部に自動利得制御（ＡＧＣ）
回路を設け、各バースト信号の振幅に応じて受信利得を
制御している。上記の制御方法としては、通信速度の高
速化に伴ってＡＧＣ回路の高速応答性が要求されている
ことから、各バースト信号を受信する前にＡＧＣ回路を
リセットし、ＡＧＣ回路の利得を最大とした状態で各バ
ースト信号を待ち受け、ＡＧＣ回路の高速応答を実現し
ている。
【０００３】例えば１つの主回線終端装置と２つの従回
線終端装置との間で双方向時分割多重通信を行う場合、
主回線終端装置は図７（Ａ）に示すゾーンＺ１で第１，
第２の従回線終端装置に対する下りデータＤ１，Ｄ２を
送出し、第１の従回線終端装置は同図（Ｃ）に示すゾー
ンＺ２で主回線終端装置に対する上りデータＵ１を送出
し、第２の従回線終端装置は同図（Ｄ）に示すゾーンＺ
３で主回線終端装置に対する上りデータＵ２を送出す
る。
線終端装置との間で双方向時分割多重通信を行う場合、
主回線終端装置は図７（Ａ）に示すゾーンＺ１で第１，
第２の従回線終端装置に対する下りデータＤ１，Ｄ２を
送出し、第１の従回線終端装置は同図（Ｃ）に示すゾー
ンＺ２で主回線終端装置に対する上りデータＵ１を送出
し、第２の従回線終端装置は同図（Ｄ）に示すゾーンＺ
３で主回線終端装置に対する上りデータＵ２を送出す
る。
【０００４】主回線終端装置では第１，第２の従回線終
端装置までの距離による遅延時間がわからないため、ゾ
ーンＺ１では下りデータＤ１，Ｄ２の送出直後の同図
（Ｂ）に矢印で示すタイミングでＡＧＣ回路のリセット
を行った後は、受信バースト信号Ｕ１，Ｕ２のタイミン
グに拘らずゾーンＺ２，Ｚ３夫々の終了タイミングでＡ
ＧＣ回路のリセットを行っている。
端装置までの距離による遅延時間がわからないため、ゾ
ーンＺ１では下りデータＤ１，Ｄ２の送出直後の同図
（Ｂ）に矢印で示すタイミングでＡＧＣ回路のリセット
を行った後は、受信バースト信号Ｕ１，Ｕ２のタイミン
グに拘らずゾーンＺ２，Ｚ３夫々の終了タイミングでＡ
ＧＣ回路のリセットを行っている。
【０００５】
【発明が解決しようとする課題】ＡＧＣ回路はピーク検
出回路と直流フィードバック回路とを有しており、ピー
ク検出値と直流フィードバック値との中間値を信号識別
用の閾値としている。ここで、第１のバースト信号を受
信した後、次の第２のバースト信号を受信しようとする
ときのＡＧＣ回路のリセットについて考える。これから
受信しようとする第２のバースト信号の直前でリセット
を行うと、第１のバースト信号の受信後リセットまでの
時間が長くなり、ＡＧＣ回路内のピーク検出値が徐々に
低下し、これによって直流フィードバック値が変化して
しまい、上記ピーク検出値と直流フィードバック値との
中間値である閾値が第１のバースト信号の受信時から変
化してしまい、第２のバースト信号の信号識別を誤るお
それがある。このため、ＡＧＣ回路のリセットは第１の
バースト信号受信直後に行うべきである。
出回路と直流フィードバック回路とを有しており、ピー
ク検出値と直流フィードバック値との中間値を信号識別
用の閾値としている。ここで、第１のバースト信号を受
信した後、次の第２のバースト信号を受信しようとする
ときのＡＧＣ回路のリセットについて考える。これから
受信しようとする第２のバースト信号の直前でリセット
を行うと、第１のバースト信号の受信後リセットまでの
時間が長くなり、ＡＧＣ回路内のピーク検出値が徐々に
低下し、これによって直流フィードバック値が変化して
しまい、上記ピーク検出値と直流フィードバック値との
中間値である閾値が第１のバースト信号の受信時から変
化してしまい、第２のバースト信号の信号識別を誤るお
それがある。このため、ＡＧＣ回路のリセットは第１の
バースト信号受信直後に行うべきである。
【０００６】しかし、従来は受信するバースト信号のタ
イミングに拘らず、例えばゾーンＺ２，Ｚ３の終了時等
の一定タイミングでＡＧＣ回路のリセットを行ってお
り、このためにバースト信号の受信後リセットを行うま
での時間が長くなり、閾値が変化して信号識別を誤るお
それがあるという問題があった。
イミングに拘らず、例えばゾーンＺ２，Ｚ３の終了時等
の一定タイミングでＡＧＣ回路のリセットを行ってお
り、このためにバースト信号の受信後リセットを行うま
での時間が長くなり、閾値が変化して信号識別を誤るお
それがあるという問題があった。
【０００７】本発明は上記の点に鑑みなされたもので、
バースト信号の受信終了から所定期間後に自動利得制御
回路のリセットを行い、次のバースト信号の受信時に誤
りのない信号識別を行うことができるバースト通信用自
動利得リセット回路を提供することを目的とする。
バースト信号の受信終了から所定期間後に自動利得制御
回路のリセットを行い、次のバースト信号の受信時に誤
りのない信号識別を行うことができるバースト通信用自
動利得リセット回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、複数の従回線終端装置とバースト通信を行う主回線
終端装置の自動利得制御回路のリセットを行うバースト
通信用自動利得制御リセット回路において、バースト信
号の受信の開始又は終了を検出するバースト検出手段
と、上記検出のタイミングから所定期間後のバースト信
号受信終了後にリセット信号を生成するリセット信号生
成手段とを有する。
は、複数の従回線終端装置とバースト通信を行う主回線
終端装置の自動利得制御回路のリセットを行うバースト
通信用自動利得制御リセット回路において、バースト信
号の受信の開始又は終了を検出するバースト検出手段
と、上記検出のタイミングから所定期間後のバースト信
号受信終了後にリセット信号を生成するリセット信号生
成手段とを有する。
【０００９】請求項２に記載の発明は、前記バースト検
出手段は、前記バースト信号のフレーム同期信号のビッ
トパターンを検出してバースト信号の開始を検出する。
請求項３に記載の発明は、前記バースト検出手段は、前
記バースト信号に存在しないビットパターンを検出して
バースト信号の終了を検出する。
出手段は、前記バースト信号のフレーム同期信号のビッ
トパターンを検出してバースト信号の開始を検出する。
請求項３に記載の発明は、前記バースト検出手段は、前
記バースト信号に存在しないビットパターンを検出して
バースト信号の終了を検出する。
【００１０】請求項４に記載の発明は、前記バースト検
出手段は、前記バースト信号のレベルが閾値を越えたと
き、バースト信号の開始を検出する。請求項５に記載の
発明は、前記バースト検出手段は、前記バースト信号の
レベルが閾値未満となったとき、バースト信号の終了を
検出する。
出手段は、前記バースト信号のレベルが閾値を越えたと
き、バースト信号の開始を検出する。請求項５に記載の
発明は、前記バースト検出手段は、前記バースト信号の
レベルが閾値未満となったとき、バースト信号の終了を
検出する。
【００１１】請求項６に記載の発明は、請求項２のバー
スト検出手段で検出されたバースト信号の開始タイミン
グからリセット信号生成手段で生成したリセット信号
と、請求項３のバースト検出手段で検出されたバースト
信号の終了タイミングからリセット信号生成手段で生成
したリセット信号とを論理演算してリセット信号を生成
する論理回路を有し、上記論理回路の出力するリセット
信号で自動利得制御回路のリセットを行う。
スト検出手段で検出されたバースト信号の開始タイミン
グからリセット信号生成手段で生成したリセット信号
と、請求項３のバースト検出手段で検出されたバースト
信号の終了タイミングからリセット信号生成手段で生成
したリセット信号とを論理演算してリセット信号を生成
する論理回路を有し、上記論理回路の出力するリセット
信号で自動利得制御回路のリセットを行う。
【００１２】請求項７に記載の発明は、請求項４のバー
スト検出手段で検出されたバースト信号の開始タイミン
グからリセット信号生成手段で生成したリセット信号
と、請求項５のバースト検出手段で検出されたバースト
信号の終了タイミングからリセット信号生成手段で生成
したリセット信号とを論理演算してリセット信号を生成
する論理回路を有し、上記論理回路の出力するリセット
信号で自動利得制御回路のリセットを行う。
スト検出手段で検出されたバースト信号の開始タイミン
グからリセット信号生成手段で生成したリセット信号
と、請求項５のバースト検出手段で検出されたバースト
信号の終了タイミングからリセット信号生成手段で生成
したリセット信号とを論理演算してリセット信号を生成
する論理回路を有し、上記論理回路の出力するリセット
信号で自動利得制御回路のリセットを行う。
【００１３】
【作用】請求項１に記載の発明においては、バースト信
号の受信の開始又は終了の検出に基づき上記バースト信
号の受信終了後にリセットを行うため、バースト信号の
受信終了直後に自動利得制御回路のリセットを行うこと
ができ、次のバースト信号の信号識別の閾値が変化する
ことを防止でき、誤りのない信号識別が可能となる。
号の受信の開始又は終了の検出に基づき上記バースト信
号の受信終了後にリセットを行うため、バースト信号の
受信終了直後に自動利得制御回路のリセットを行うこと
ができ、次のバースト信号の信号識別の閾値が変化する
ことを防止でき、誤りのない信号識別が可能となる。
【００１４】請求項２に記載の発明においては、フレー
ム同期信号のビットパターンを検出て、ディジタル的に
バースト信号の開始を正確に検出できる。請求項３に記
載の発明においては、バースト信号に存在しないビット
パターンを検出して、ディジタル的にバースト信号の終
了を正確に検出できる。
ム同期信号のビットパターンを検出て、ディジタル的に
バースト信号の開始を正確に検出できる。請求項３に記
載の発明においては、バースト信号に存在しないビット
パターンを検出して、ディジタル的にバースト信号の終
了を正確に検出できる。
【００１５】請求項４に記載の発明においては、バース
ト信号のレベルからアナログ的にバースト信号の開始を
検出でき、構成が簡単になる。請求項５に記載の発明に
おいては、バースト信号のレベルからアナログ的にバー
スト信号の終了を検出でき、構成が簡単になる。
ト信号のレベルからアナログ的にバースト信号の開始を
検出でき、構成が簡単になる。請求項５に記載の発明に
おいては、バースト信号のレベルからアナログ的にバー
スト信号の終了を検出でき、構成が簡単になる。
【００１６】請求項６に記載の発明においては、バース
ト信号のディジタル的な開始検出に基づくリセット信号
と、バースト信号のディジタル的な終了検出に基づくリ
セット信号とから実際に自動利得制御回路をリセットす
る信号を生成するため、リセット信号の精度が向上す
る。
ト信号のディジタル的な開始検出に基づくリセット信号
と、バースト信号のディジタル的な終了検出に基づくリ
セット信号とから実際に自動利得制御回路をリセットす
る信号を生成するため、リセット信号の精度が向上す
る。
【００１７】請求項７に記載の発明においては、バース
ト信号のアナログ的な開始検出に基づくリセット信号
と、バースト信号のアナログ的な終了検出に基づくリセ
ット信号とから実際に自動利得制御回路をリセットする
信号を生成するため、リセット信号の精度が向上する。
ト信号のアナログ的な開始検出に基づくリセット信号
と、バースト信号のアナログ的な終了検出に基づくリセ
ット信号とから実際に自動利得制御回路をリセットする
信号を生成するため、リセット信号の精度が向上する。
【００１８】
【実施例】まず、時分割多重通信方式及び双方向時分割
多重通信方式について説明する。図２（Ａ）に示す時分
割多重通信方式では、主回線終端装置２０は線路部２３
ａに下りデータを送出し、この下りデータは接続部２
４、線路部２３ｂ，２３ｃ夫々を通して従回線終端装置
２１，２２夫々に供給される。従回線終端装置２１，２
２夫々のＡＧＣ回路２４，２５夫々はＡＧＣリセット回
路２６，２７によりリセットされて、線路部２３ｂ，２
３ｃより供給される受信バースト信号の利得制御を行
う。
多重通信方式について説明する。図２（Ａ）に示す時分
割多重通信方式では、主回線終端装置２０は線路部２３
ａに下りデータを送出し、この下りデータは接続部２
４、線路部２３ｂ，２３ｃ夫々を通して従回線終端装置
２１，２２夫々に供給される。従回線終端装置２１，２
２夫々のＡＧＣ回路２４，２５夫々はＡＧＣリセット回
路２６，２７によりリセットされて、線路部２３ｂ，２
３ｃより供給される受信バースト信号の利得制御を行
う。
【００１９】また、従回線終端装置２１，２２夫々は線
路部２８ｂ，２８ｃ夫々に上りデータを送出し、これら
の上りデータは接続部２９、線路部２８ａを通して主回
線終端装置２０に供給される。主回線終端装置２０のＡ
ＧＣ回路３０はＡＧＣリセット回路３１によりリセット
されて、線路部２８ａより供給される受信バースト信号
の利得制御を行う。
路部２８ｂ，２８ｃ夫々に上りデータを送出し、これら
の上りデータは接続部２９、線路部２８ａを通して主回
線終端装置２０に供給される。主回線終端装置２０のＡ
ＧＣ回路３０はＡＧＣリセット回路３１によりリセット
されて、線路部２８ａより供給される受信バースト信号
の利得制御を行う。
【００２０】図２（Ｂ）に示す双方向時分割多重通信方
式では、主回線終端装置４０は多重分離部線路部４２ａ
に下りデータを送出し、この下りデータは接続部４３、
線路部４２ｂ，４２ｃ夫々を通して従回線終端装置４
５，４６夫々に供給される。従回線終端装置４５，４６
夫々のＡＧＣ回路４７，４８夫々はＡＧＣリセット回路
４９，５０によりリセットされて、線路部４２ｂ，４２
ｃより供給され多重分離部５１，５２で分離された受信
バースト信号の利得制御を行う。
式では、主回線終端装置４０は多重分離部線路部４２ａ
に下りデータを送出し、この下りデータは接続部４３、
線路部４２ｂ，４２ｃ夫々を通して従回線終端装置４
５，４６夫々に供給される。従回線終端装置４５，４６
夫々のＡＧＣ回路４７，４８夫々はＡＧＣリセット回路
４９，５０によりリセットされて、線路部４２ｂ，４２
ｃより供給され多重分離部５１，５２で分離された受信
バースト信号の利得制御を行う。
【００２１】また、従回線終端装置４５，４６夫々は多
重分離部５１，５２夫々から線路部４２ｂ，４２ｃ夫々
に上りデータを送出し、これらの上りデータは接続部４
３、線路部４３ａを通して主回線終端装置４０に供給さ
れる。主回線終端装置４０のＡＧＣ回路５３はＡＧＣリ
セット回路５４によりリセットされて、線路部４２ａよ
り供給され、多重分離部４１で分離された受信バースト
信号の利得制御を行う。
重分離部５１，５２夫々から線路部４２ｂ，４２ｃ夫々
に上りデータを送出し、これらの上りデータは接続部４
３、線路部４３ａを通して主回線終端装置４０に供給さ
れる。主回線終端装置４０のＡＧＣ回路５３はＡＧＣリ
セット回路５４によりリセットされて、線路部４２ａよ
り供給され、多重分離部４１で分離された受信バースト
信号の利得制御を行う。
【００２２】なお、上りデータ及び下りデータのバース
ト信号は固定長のフレーム単位で伝送され、各フレーム
は先頭のヘッダ部と後続のデータ部とから構成されてい
る。ヘッダ部にはフレーム同期をとるための固定パター
ンのフレーム同期信号が設けられている。
ト信号は固定長のフレーム単位で伝送され、各フレーム
は先頭のヘッダ部と後続のデータ部とから構成されてい
る。ヘッダ部にはフレーム同期をとるための固定パター
ンのフレーム同期信号が設けられている。
【００２３】図１は本発明回路の第１実施例のブロック
図を示す。同図中、端子６０にはＡＧＣ回路から出力さ
れた受信バースト信号が入来し、シフトレジスタ６１及
びＰＬＬ（フェーズロックトループ）６２に供給され
る。ＰＬＬ６２は受信バースト信号のクロック成分を抽
出し、この抽出クロックに同期したクロックを生成して
シフトレジスタ６１等に供給する。
図を示す。同図中、端子６０にはＡＧＣ回路から出力さ
れた受信バースト信号が入来し、シフトレジスタ６１及
びＰＬＬ（フェーズロックトループ）６２に供給され
る。ＰＬＬ６２は受信バースト信号のクロック成分を抽
出し、この抽出クロックに同期したクロックを生成して
シフトレジスタ６１等に供給する。
【００２４】シフトレジスタ６１は上記クロックを用い
て受信バースト信号を取り込みシフトする。シフトレジ
スタ６１の端子Ｑ0 〜Ｑn からパラレルに出力されるｎ
＋１ビットの受信バースト信号はコンパレータ６３にお
いてレジスタ６４から供給されるフレーム同期信号のビ
ットパターンと比較され、受信バースト信号がフレーム
同期信号と一致したときコンパレータ６３は一致信号を
生成してカウンタ６５のロード端子ＬＣに供給する。上
記のシフトレジスタ６１、コンパレータ６３、レジスタ
６４がバースト検出手段に対応する。
て受信バースト信号を取り込みシフトする。シフトレジ
スタ６１の端子Ｑ0 〜Ｑn からパラレルに出力されるｎ
＋１ビットの受信バースト信号はコンパレータ６３にお
いてレジスタ６４から供給されるフレーム同期信号のビ
ットパターンと比較され、受信バースト信号がフレーム
同期信号と一致したときコンパレータ６３は一致信号を
生成してカウンタ６５のロード端子ＬＣに供給する。上
記のシフトレジスタ６１、コンパレータ６３、レジスタ
６４がバースト検出手段に対応する。
【００２５】カウンタ６５のプリセット端子Ａ0 〜Ａj
には端子６６から所定値βを表わす値がプリセットされ
ている。所定値βは１フレームのバースト信号のビット
数であるフレームビット数Ｙと、バースト信号の受信後
の余裕時間αに相当するクロック数Ｘとを２j から減算
した値である。なお、余裕時間αはジッタ等によるバー
スト信号のフレーム同期が変動するを吸収するに充分な
小さな時間である。カウンタ６５はロード端子ＬＤに一
致信号を供給されると上記所定値βをプリセットし、そ
の後、ＰＬＬ６２から供給されるクロックをカウント
し、クロックをβだけカウントしたときキャリーを出力
する。このキャリーはＤ形フリップフロップ６７のデー
タ入力端子に供給され、ここでＰＬＬ６２の出力するク
ロックのパルス幅のリセットとされ端子６８から出力さ
れる。上記のカウンタ６５、フリップフロップ６７がリ
セット信号生成手段に対応する。
には端子６６から所定値βを表わす値がプリセットされ
ている。所定値βは１フレームのバースト信号のビット
数であるフレームビット数Ｙと、バースト信号の受信後
の余裕時間αに相当するクロック数Ｘとを２j から減算
した値である。なお、余裕時間αはジッタ等によるバー
スト信号のフレーム同期が変動するを吸収するに充分な
小さな時間である。カウンタ６５はロード端子ＬＤに一
致信号を供給されると上記所定値βをプリセットし、そ
の後、ＰＬＬ６２から供給されるクロックをカウント
し、クロックをβだけカウントしたときキャリーを出力
する。このキャリーはＤ形フリップフロップ６７のデー
タ入力端子に供給され、ここでＰＬＬ６２の出力するク
ロックのパルス幅のリセットとされ端子６８から出力さ
れる。上記のカウンタ６５、フリップフロップ６７がリ
セット信号生成手段に対応する。
【００２６】つまり、バースト信号の受信終了後、余裕
時間α後にリセット信号が生成され、これによってＡＧ
Ｃ回路のリセットが行われる。ここで、図１に示す回路
を図２（Ｂ）のＡＧＣリセット回路５４に用いた場合、
主回線終端装置４０は図３（Ａ）に示すゾーンＺ１で従
回線終端装置４５，４６に対する下りデータＤ１，Ｄ２
を送出し、従回線終端装置４５は同図（Ｃ）に示すゾー
ンＺ２で主回線終端装置４０に対する上りデータＵ１を
送出し、従回線終端装置４６は同図（Ｄ）に示すゾーン
Ｚ３で主回線終端装置４０に対する上りデータＵ２を送
出する。
時間α後にリセット信号が生成され、これによってＡＧ
Ｃ回路のリセットが行われる。ここで、図１に示す回路
を図２（Ｂ）のＡＧＣリセット回路５４に用いた場合、
主回線終端装置４０は図３（Ａ）に示すゾーンＺ１で従
回線終端装置４５，４６に対する下りデータＤ１，Ｄ２
を送出し、従回線終端装置４５は同図（Ｃ）に示すゾー
ンＺ２で主回線終端装置４０に対する上りデータＵ１を
送出し、従回線終端装置４６は同図（Ｄ）に示すゾーン
Ｚ３で主回線終端装置４０に対する上りデータＵ２を送
出する。
【００２７】主回線終端装置４０はゾーンＺ１では下り
データＤ１，Ｄ２の送出後、同図（Ｂ）の矢印で示すタ
イミングでＡＧＣリセットを行い、この後、上りデータ
Ｕ１のバースト信号を受信終了して余裕時間α後に矢印
で示すタイミングでＡＧＣリセットを行い、更に、上り
データＵ２のバースト信号を受信終了して余裕時間α後
に矢印で示すタイミングでＡＧＣリセットを行う。
データＤ１，Ｄ２の送出後、同図（Ｂ）の矢印で示すタ
イミングでＡＧＣリセットを行い、この後、上りデータ
Ｕ１のバースト信号を受信終了して余裕時間α後に矢印
で示すタイミングでＡＧＣリセットを行い、更に、上り
データＵ２のバースト信号を受信終了して余裕時間α後
に矢印で示すタイミングでＡＧＣリセットを行う。
【００２８】このように上りデータＵ１，Ｕ２夫々のバ
ースト信号を受信終了して所定時間α後にＡＧＣリセッ
トがなされるため、ＡＧＣ回路５３の閾値が上りデータ
Ｕ１，Ｕ２のバースト信号受信時から変動することがな
く、次の上りデータのバースト信号の信号識別を誤るお
それがなくなる。
ースト信号を受信終了して所定時間α後にＡＧＣリセッ
トがなされるため、ＡＧＣ回路５３の閾値が上りデータ
Ｕ１，Ｕ２のバースト信号受信時から変動することがな
く、次の上りデータのバースト信号の信号識別を誤るお
それがなくなる。
【００２９】なお、図２（Ａ）の時分割多重通信方式で
は図３（Ａ），（Ｃ），（Ｄ）夫々における下りデータ
Ｄ１，Ｄ２と、上りデータＵ１，Ｕ２とが別の線路部に
より伝送されるだけであり、各信号のタイミングは図３
（Ａ）〜（Ｄ）と同一である。このため、上記と同様に
ＡＧＣリセット回路３１は上りデータＵ１，Ｕ２夫々の
バースト信号を受信して所定時間α後にＡＧＣリセット
を行い、ＡＧＣ回路３０の閾値が変動せず次のバースト
信号の信号識別を誤るおそれがなくなる。
は図３（Ａ），（Ｃ），（Ｄ）夫々における下りデータ
Ｄ１，Ｄ２と、上りデータＵ１，Ｕ２とが別の線路部に
より伝送されるだけであり、各信号のタイミングは図３
（Ａ）〜（Ｄ）と同一である。このため、上記と同様に
ＡＧＣリセット回路３１は上りデータＵ１，Ｕ２夫々の
バースト信号を受信して所定時間α後にＡＧＣリセット
を行い、ＡＧＣ回路３０の閾値が変動せず次のバースト
信号の信号識別を誤るおそれがなくなる。
【００３０】図４は本発明回路の第２実施例のブロック
図を示す。同図中、図１と同一部分には同一符号を付
す。図４において、端子６０にはＡＧＣ回路から出力さ
れた受信バースト信号が入来し、シフトレジスタ８０及
びＰＬＬ（フェーズロックトループ）６２に供給され
る。ＰＬＬ６２は受信バースト信号のクロック成分を抽
出し、この抽出クロックに同期したクロックを生成して
シフトレジスタ８０等に供給する。
図を示す。同図中、図１と同一部分には同一符号を付
す。図４において、端子６０にはＡＧＣ回路から出力さ
れた受信バースト信号が入来し、シフトレジスタ８０及
びＰＬＬ（フェーズロックトループ）６２に供給され
る。ＰＬＬ６２は受信バースト信号のクロック成分を抽
出し、この抽出クロックに同期したクロックを生成して
シフトレジスタ８０等に供給する。
【００３１】シフトレジスタ８０は上記クロックを用い
て受信バースト信号を取り込みシフトする。シフトレジ
スタ８０の端子Ｑ0 〜Ｑm からパラレルに出力されるｍ
＋１ビットの受信バースト信号はコンパレータ６３にお
いてレジスタ８１から供給されるｍ＋１ビット全０のビ
ットパターンと比較され、受信バースト信号がｍ＋１ビ
ット全０のときコンパレータ６３は一致信号を生成して
カウンタ６５のロード端子ＬＣに供給する。上記のシフ
トレジスタ８０、レジスタ８１及びコンパレータ６３が
バースト検出手段に対応する。
て受信バースト信号を取り込みシフトする。シフトレジ
スタ８０の端子Ｑ0 〜Ｑm からパラレルに出力されるｍ
＋１ビットの受信バースト信号はコンパレータ６３にお
いてレジスタ８１から供給されるｍ＋１ビット全０のビ
ットパターンと比較され、受信バースト信号がｍ＋１ビ
ット全０のときコンパレータ６３は一致信号を生成して
カウンタ６５のロード端子ＬＣに供給する。上記のシフ
トレジスタ８０、レジスタ８１及びコンパレータ６３が
バースト検出手段に対応する。
【００３２】なお、バースト信号は０が連続するとクロ
ックの再生ができなくなるため、ｍ＋１ビット以上０が
連続しないようにスクランブルされている。つまりｍ＋
１ビット以上０が連続するとバースト信号の終了とみな
すことができる。カウンタ６５のプリセット端子Ａ0 〜
Ａj には端子８２からバースト信号の受信後の余裕時間
αに相当するクロック数Ｘを表わす値がプリセットされ
ている。カウンタ６５はロード端子ＬＤに一致信号を供
給されると上記所定値χをプリセットし、その後、ＰＬ
Ｌ６２から供給されるクロックをカウントし、クロック
をβだけカウントしたときキャリーを出力する。このキ
ャリーはＤ形フリップフロップ６７のデータ入力端子に
供給され、ここでＰＬＬ６２の出力するクロックのパル
ス幅のリセット信号とされ端子６８から出力される。
ックの再生ができなくなるため、ｍ＋１ビット以上０が
連続しないようにスクランブルされている。つまりｍ＋
１ビット以上０が連続するとバースト信号の終了とみな
すことができる。カウンタ６５のプリセット端子Ａ0 〜
Ａj には端子８２からバースト信号の受信後の余裕時間
αに相当するクロック数Ｘを表わす値がプリセットされ
ている。カウンタ６５はロード端子ＬＤに一致信号を供
給されると上記所定値χをプリセットし、その後、ＰＬ
Ｌ６２から供給されるクロックをカウントし、クロック
をβだけカウントしたときキャリーを出力する。このキ
ャリーはＤ形フリップフロップ６７のデータ入力端子に
供給され、ここでＰＬＬ６２の出力するクロックのパル
ス幅のリセット信号とされ端子６８から出力される。
【００３３】つまり、バースト信号の受信終了後、余裕
時間α後にリセット信号が生成され、これによってＡＧ
Ｃ回路のリセットが行われる。このようにバースト信号
を受信終了して所定時間α後にＡＧＣリセットがなされ
るため、ＡＧＣ回路５３の閾値が上りデータＵ１，Ｕ２
のバースト信号受信時から変動することがなく、次の上
りデータのバースト信号の信号識別を誤るおそれがなく
なる。
時間α後にリセット信号が生成され、これによってＡＧ
Ｃ回路のリセットが行われる。このようにバースト信号
を受信終了して所定時間α後にＡＧＣリセットがなされ
るため、ＡＧＣ回路５３の閾値が上りデータＵ１，Ｕ２
のバースト信号受信時から変動することがなく、次の上
りデータのバースト信号の信号識別を誤るおそれがなく
なる。
【００３４】図５は本発明回路の第３実施例のブロック
図を示す。同図中、図１と同一部分には同一符号を付
す。図４中、端子６０にはＡＧＣ回路から出力された受
信バースト信号が入来し、単安定マルチバイブレータ
（モノマルチ）７０及びＰＬＬ（フェーズロックトルー
プ）６２に供給される。ＰＬＬ６２は受信バースト信号
のクロック成分を抽出し、この抽出クロックに同期した
クロックを生成してカウンタ６５等に供給する。
図を示す。同図中、図１と同一部分には同一符号を付
す。図４中、端子６０にはＡＧＣ回路から出力された受
信バースト信号が入来し、単安定マルチバイブレータ
（モノマルチ）７０及びＰＬＬ（フェーズロックトルー
プ）６２に供給される。ＰＬＬ６２は受信バースト信号
のクロック成分を抽出し、この抽出クロックに同期した
クロックを生成してカウンタ６５等に供給する。
【００３５】モノマルチ７０は再トリガ型のものでバー
スト信号が入来すると、これを検出して正極性パルスを
生成する。この正極性パルスは微分回路７１に供給さ
れ、微分回路７１は正極性パルスの立上り時点つまりバ
ースト信号の受信開始時点で正極性のパルスを出力す
る。このパルスはカウンタ６５のロード端子ＬＤに供給
される。上記のモノマルチ７０、微分回路７１がバース
ト信号検出手段に対応する。
スト信号が入来すると、これを検出して正極性パルスを
生成する。この正極性パルスは微分回路７１に供給さ
れ、微分回路７１は正極性パルスの立上り時点つまりバ
ースト信号の受信開始時点で正極性のパルスを出力す
る。このパルスはカウンタ６５のロード端子ＬＤに供給
される。上記のモノマルチ７０、微分回路７１がバース
ト信号検出手段に対応する。
【００３６】カウンタ６５のプリセット端子Ａ0 〜Ａj
には端子６６から所定値βを表わす値がプリセットされ
ている。所定値βは１フレームのバースト信号のビット
数であるフレームビット数Ｙと、バースト信号の受信後
の余裕時間αに相当するクロック数Ｘとを２j から減算
した値である。カウンタ６５はロード端子ＬＤに一致信
号を供給されると上記所定値βをプリセットし、その
後、ＰＬＬ６２から供給されるクロックをカウントし、
クロックをβだけカウントしたときキャリーを出力す
る。このキャリーはＤ形フリップフロップ６７のデータ
入力端子に供給され、ここでＰＬＬ６２の出力するクロ
ックのパルス幅のリセット信号とされ端子６８から出力
される。
には端子６６から所定値βを表わす値がプリセットされ
ている。所定値βは１フレームのバースト信号のビット
数であるフレームビット数Ｙと、バースト信号の受信後
の余裕時間αに相当するクロック数Ｘとを２j から減算
した値である。カウンタ６５はロード端子ＬＤに一致信
号を供給されると上記所定値βをプリセットし、その
後、ＰＬＬ６２から供給されるクロックをカウントし、
クロックをβだけカウントしたときキャリーを出力す
る。このキャリーはＤ形フリップフロップ６７のデータ
入力端子に供給され、ここでＰＬＬ６２の出力するクロ
ックのパルス幅のリセット信号とされ端子６８から出力
される。
【００３７】つまり、バースト信号の受信終了後、余裕
時間α後にリセット信号が生成され、これによってＡＧ
Ｃ回路のリセットが行われる。このようにバースト信号
を受信終了して所定時間α後にＡＧＣリセットがなされ
るため、ＡＧＣ回路５３の閾値が上りデータＵ１，Ｕ２
のバースト信号受信時から変動することがなく、次の上
りデータのバースト信号の信号識別を誤るおそれがなく
なる。
時間α後にリセット信号が生成され、これによってＡＧ
Ｃ回路のリセットが行われる。このようにバースト信号
を受信終了して所定時間α後にＡＧＣリセットがなされ
るため、ＡＧＣ回路５３の閾値が上りデータＵ１，Ｕ２
のバースト信号受信時から変動することがなく、次の上
りデータのバースト信号の信号識別を誤るおそれがなく
なる。
【００３８】図６は本発明回路の第４実施例のブロック
図を示す。同図中、図１と同一部分には同一符号を付
す。図４中、端子６０にはＡＧＣ回路から出力された受
信バースト信号が入来し、単安定マルチバイブレータ
（モノマルチ）７０及びＰＬＬ（フェーズロックトルー
プ）６２に供給される。ＰＬＬ６２は受信バースト信号
のクロック成分を抽出し、この抽出クロックに同期した
クロックを生成してカウンタ６５等に供給する。
図を示す。同図中、図１と同一部分には同一符号を付
す。図４中、端子６０にはＡＧＣ回路から出力された受
信バースト信号が入来し、単安定マルチバイブレータ
（モノマルチ）７０及びＰＬＬ（フェーズロックトルー
プ）６２に供給される。ＰＬＬ６２は受信バースト信号
のクロック成分を抽出し、この抽出クロックに同期した
クロックを生成してカウンタ６５等に供給する。
【００３９】モノマルチ７０は再トリガ型のものでバー
スト信号が入来すると、これを検出して正極性パルスを
生成する。この正極性パルスは微分回路７２に供給さ
れ、微分回路７２は負極性パルスの立下り時点つまりバ
ースト信号の受信終了時点で正極性のパルスを出力す
る。このパルスはカウンタ６５のロード端子ＬＤに供給
される。上記のモノマルチ７０、微分回路７２がバース
ト信号検出手段に対応する。
スト信号が入来すると、これを検出して正極性パルスを
生成する。この正極性パルスは微分回路７２に供給さ
れ、微分回路７２は負極性パルスの立下り時点つまりバ
ースト信号の受信終了時点で正極性のパルスを出力す
る。このパルスはカウンタ６５のロード端子ＬＤに供給
される。上記のモノマルチ７０、微分回路７２がバース
ト信号検出手段に対応する。
【００４０】カウンタ６５のプリセット端子Ａ0 〜Ａj
には、端子７３からバースト信号の受信後の余裕時間α
に相当するクロック数Ｘを表わす値がプリセットされて
いる。カウンタ６５はロード端子ＬＤに一致信号を供給
されると上記所定値χをプリセットし、その後、ＰＬＬ
６２から供給されるクロックをカウントし、クロックを
βだけカウントしたときキャリーを出力する。このキャ
リーはＤ形フリップフロップ６７のデータ入力端子に供
給され、ここでＰＬＬ６２の出力するクロックのパルス
幅のリセット信号とされ端子６８から出力される。
には、端子７３からバースト信号の受信後の余裕時間α
に相当するクロック数Ｘを表わす値がプリセットされて
いる。カウンタ６５はロード端子ＬＤに一致信号を供給
されると上記所定値χをプリセットし、その後、ＰＬＬ
６２から供給されるクロックをカウントし、クロックを
βだけカウントしたときキャリーを出力する。このキャ
リーはＤ形フリップフロップ６７のデータ入力端子に供
給され、ここでＰＬＬ６２の出力するクロックのパルス
幅のリセット信号とされ端子６８から出力される。
【００４１】つまり、バースト信号の受信終了後、余裕
時間α後にリセット信号が生成され、これによってＡＧ
Ｃ回路のリセットが行われる。このようにバースト信号
を受信終了して所定時間α後にＡＧＣリセットがなされ
るため、ＡＧＣ回路５３の閾値が上りデータＵ１，Ｕ２
のバースト信号受信時から変動することがなく、次の上
りデータのバースト信号の信号識別を誤るおそれがなく
なる。
時間α後にリセット信号が生成され、これによってＡＧ
Ｃ回路のリセットが行われる。このようにバースト信号
を受信終了して所定時間α後にＡＧＣリセットがなされ
るため、ＡＧＣ回路５３の閾値が上りデータＵ１，Ｕ２
のバースト信号受信時から変動することがなく、次の上
りデータのバースト信号の信号識別を誤るおそれがなく
なる。
【００４２】上記の第１実施例はフレーム同期信号のビ
ットパターンを検出して、ディジタル的にバースト信号
の開始を正確に検出でき、また第２実施例は、バースト
信号に存在しないビットパターンを検出して、ディジタ
ル的にバースト信号の終了を正確に検出できるのに対
し、第３実施例は、バースト信号のレベルからアナログ
的にバースト信号の開始を検出でき、構成が簡単にな
り、第４実施例はバースト信号のレベルからアナログ的
にバースト信号の終了を検出でき、構成が簡単になる。
ットパターンを検出して、ディジタル的にバースト信号
の開始を正確に検出でき、また第２実施例は、バースト
信号に存在しないビットパターンを検出して、ディジタ
ル的にバースト信号の終了を正確に検出できるのに対
し、第３実施例は、バースト信号のレベルからアナログ
的にバースト信号の開始を検出でき、構成が簡単にな
り、第４実施例はバースト信号のレベルからアナログ的
にバースト信号の終了を検出でき、構成が簡単になる。
【００４３】ところで、図１の回路の端子６８から出力
される信号と、図４の回路の端子６８から出力される信
号との論理積をとってリセット信号として出力する構
成、又は、図５の回路の端子６８から出力される信号と
図６の回路の端子６８から出力される信号との論理積を
とってリセット信号として出力する構成としても良い。
この場合はバースト信号の開始に基づく信号と、バース
ト信号の終了に基づく信号との論理積でリセット信号を
生成するため、リセット信号の精度が向上する。
される信号と、図４の回路の端子６８から出力される信
号との論理積をとってリセット信号として出力する構
成、又は、図５の回路の端子６８から出力される信号と
図６の回路の端子６８から出力される信号との論理積を
とってリセット信号として出力する構成としても良い。
この場合はバースト信号の開始に基づく信号と、バース
ト信号の終了に基づく信号との論理積でリセット信号を
生成するため、リセット信号の精度が向上する。
【００４４】
【発明の効果】上述の如く、請求項１に記載の発明によ
れば、バースト信号の受信の開始又は終了の検出に基づ
き上記バースト信号の受信終了後にリセットを行うた
め、バースト信号の受信終了直後に自動利得制御回路の
リセットを行うことができ、次のバースト信号の信号識
別の閾値が変化することを防止でき、誤りのない信号識
別が可能となる。
れば、バースト信号の受信の開始又は終了の検出に基づ
き上記バースト信号の受信終了後にリセットを行うた
め、バースト信号の受信終了直後に自動利得制御回路の
リセットを行うことができ、次のバースト信号の信号識
別の閾値が変化することを防止でき、誤りのない信号識
別が可能となる。
【００４５】また、請求項２に記載の発明によれば、フ
レーム同期信号のビットパターンを検出して、ディジタ
ル的にバースト信号の開始を正確に検出できる。また、
請求項３に記載の発明によれば、バースト信号に存在し
ないビットパターンを検出して、ディジタル的にバース
ト信号の終了を正確に検出できる。
レーム同期信号のビットパターンを検出して、ディジタ
ル的にバースト信号の開始を正確に検出できる。また、
請求項３に記載の発明によれば、バースト信号に存在し
ないビットパターンを検出して、ディジタル的にバース
ト信号の終了を正確に検出できる。
【００４６】また、請求項４に記載の発明によれば、バ
ースト信号のレベルからアナログ的にバースト信号の開
始を検出でき、構成が簡単になる。また、請求項５に記
載の発明によれば、バースト信号のレベルからアナログ
的にバースト信号の終了を検出でき、構成が簡単にな
る。
ースト信号のレベルからアナログ的にバースト信号の開
始を検出でき、構成が簡単になる。また、請求項５に記
載の発明によれば、バースト信号のレベルからアナログ
的にバースト信号の終了を検出でき、構成が簡単にな
る。
【００４７】また、請求項６又は７に記載の発明によれ
ば、バースト信号の開始検出に基づくリセット信号と、
バースト信号の終了検出に基づくリセット信号とから実
際に自動利得制御回路をリセットする信号を生成するた
め、リセット信号の精度が向上する。
ば、バースト信号の開始検出に基づくリセット信号と、
バースト信号の終了検出に基づくリセット信号とから実
際に自動利得制御回路をリセットする信号を生成するた
め、リセット信号の精度が向上する。
【図１】本発明の回路図である。
【図２】時分割多重通信方式の構成図である。
【図３】本発明のリセットタイミングを説明するための
信号タイミングチャートである。
信号タイミングチャートである。
【図４】本発明の回路図である。
【図５】本発明の回路図である。
【図６】本発明の回路図である。
【図７】従来のリセットタイミングを説明するための信
号タイミングチャートである。
号タイミングチャートである。
２０，４０ 主回線終端装置 ２１，２２，４５，４６ 従回線終端装置 ２４，２５，３０，４７，４８，５３ ＡＧＣ回路 ２６，２７，３１，４９，５０，５４ ＡＧＣリセット
回路 ６１，８０ シフトレジスタ ６２ ＰＬＬ ６３ コンパレータ ６４，８１ レジスタ ６５ カウンタ ６７ フリップフロップ ７０ モノマルチ ７１，７２ 微分回路
回路 ６１，８０ シフトレジスタ ６２ ＰＬＬ ６３ コンパレータ ６４，８１ レジスタ ６５ カウンタ ６７ フリップフロップ ７０ モノマルチ ７１，７２ 微分回路
Claims (7)
- 【請求項１】 複数の従回線終端装置とバースト通信を
行う主回線終端装置の自動利得制御回路のリセットを行
うバースト通信用自動利得制御リセット回路において、 バースト信号の受信の開始又は終了を検出するバースト
検出手段と、 上記検出のタイミングから所定期間後のバースト信号受
信終了後にリセット信号を生成するリセット信号生成手
段とを有することを特徴とするバースト通信用自動利得
リセット回路。 - 【請求項２】 前記バースト検出手段は、前記バースト
信号のフレーム同期信号のビットパターンを検出してバ
ースト信号の開始を検出することを特徴とする請求項１
記載のバースト通信用自動利得制御リセット回路。 - 【請求項３】 前記バースト検出手段は、前記バースト
信号に存在しないビットパターンを検出してバースト信
号の終了を検出することを特徴とする請求項１記載のバ
ースト通信用自動利得制御リセット回路。 - 【請求項４】 前記バースト検出手段は、前記バースト
信号のレベルが閾値を越えたとき、バースト信号の開始
を検出することを特徴とする請求項１記載のバースト通
信用自動利得制御リセット回路。 - 【請求項５】 前記バースト検出手段は、前記バースト
信号のレベルが閾値未満となったとき、バースト信号の
終了を検出することを特徴とする請求項１記載のバース
ト通信用自動利得制御リセット回路。 - 【請求項６】 請求項２のバースト検出手段で検出され
たバースト信号の開始タイミングからリセット信号生成
手段で生成したリセット信号と、 請求項３のバースト検出手段で検出されたバースト信号
の終了タイミングからリセット信号生成手段で生成した
リセット信号とを論理演算してリセット信号を生成する
論理回路を有し、 上記論理回路の出力するリセット信号で自動利得制御回
路のリセットを行うことを特徴とするバースト通信用自
動利得制御リセット回路。 - 【請求項７】 請求項４のバースト検出手段で検出され
たバースト信号の開始タイミングからリセット信号生成
手段で生成したリセット信号と、 請求項５のバースト検出手段で検出されたバースト信号
の終了タイミングからリセット信号生成手段で生成した
リセット信号とを論理演算してリセット信号を生成する
論理回路を有し、 上記論理回路の出力するリセット信号で自動利得制御回
路のリセットを行うことを特徴とするバースト通信用自
動利得制御リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7059559A JPH08256181A (ja) | 1995-03-17 | 1995-03-17 | バースト通信用自動利得リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7059559A JPH08256181A (ja) | 1995-03-17 | 1995-03-17 | バースト通信用自動利得リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08256181A true JPH08256181A (ja) | 1996-10-01 |
Family
ID=13116735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7059559A Withdrawn JPH08256181A (ja) | 1995-03-17 | 1995-03-17 | バースト通信用自動利得リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08256181A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10285226A (ja) * | 1997-04-02 | 1998-10-23 | Nec Corp | バースト信号受信回路 |
| JP2009212676A (ja) * | 2008-03-03 | 2009-09-17 | Ntt Electornics Corp | バースト受信装置 |
| JP2011517374A (ja) * | 2007-11-20 | 2011-06-02 | アイメック | Ｔｄｍａネットワークにおける信号検出のための装置及び方法 |
-
1995
- 1995-03-17 JP JP7059559A patent/JPH08256181A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10285226A (ja) * | 1997-04-02 | 1998-10-23 | Nec Corp | バースト信号受信回路 |
| JP2011517374A (ja) * | 2007-11-20 | 2011-06-02 | アイメック | Ｔｄｍａネットワークにおける信号検出のための装置及び方法 |
| JP2009212676A (ja) * | 2008-03-03 | 2009-09-17 | Ntt Electornics Corp | バースト受信装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |