JPH0738554A - バースト信号位相制御回路 - Google Patents
バースト信号位相制御回路Info
- Publication number
- JPH0738554A JPH0738554A JP5156487A JP15648793A JPH0738554A JP H0738554 A JPH0738554 A JP H0738554A JP 5156487 A JP5156487 A JP 5156487A JP 15648793 A JP15648793 A JP 15648793A JP H0738554 A JPH0738554 A JP H0738554A
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- JP
- Japan
- Prior art keywords
- pulse
- duty
- signal
- burst signal
- phase
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- Synchronisation In Digital Transmission Systems (AREA)
- Optical Communication System (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】受信バースト信号から抽出する位相情報をビッ
ト列がＤｕｔｙ５０％でかつ連続した時に抽出し、この
位相情報で自局ブロックを位相制御することにより同期
確立の安定化を図る。 【構成】受信バースト信号１０１のｎ倍の周波数である
ｎｆクロック信号を生成する発振器１と受信バースト信
号のプリアンブルビットのＤｕｔｙが５０％である部分
を検出するＤｕｔｙ検出部２と、Ｄｕｔｙ検出が一定の
間で行われていることを確認するパルス間隔チェック部
３と、Ｄｕｔｙが５０％でありかつ連続である部分を検
出する連続Ｄｕｔｙ検出部４と、Ｄｕｔｙ検出部２から
のＤｕｔｙ検出パルスをカウントし連続Ｄｕｔｙ検出部
４からのクリアパルスによりリセットされるパターン検
出部５と、パターン検出部５からの一致パルスにより位
相制御し同期確立したクロック信号１０１を出力する位
相制御部６から構成される。
ト列がＤｕｔｙ５０％でかつ連続した時に抽出し、この
位相情報で自局ブロックを位相制御することにより同期
確立の安定化を図る。 【構成】受信バースト信号１０１のｎ倍の周波数である
ｎｆクロック信号を生成する発振器１と受信バースト信
号のプリアンブルビットのＤｕｔｙが５０％である部分
を検出するＤｕｔｙ検出部２と、Ｄｕｔｙ検出が一定の
間で行われていることを確認するパルス間隔チェック部
３と、Ｄｕｔｙが５０％でありかつ連続である部分を検
出する連続Ｄｕｔｙ検出部４と、Ｄｕｔｙ検出部２から
のＤｕｔｙ検出パルスをカウントし連続Ｄｕｔｙ検出部
４からのクリアパルスによりリセットされるパターン検
出部５と、パターン検出部５からの一致パルスにより位
相制御し同期確立したクロック信号１０１を出力する位
相制御部６から構成される。
Description
【０００１】
【産業上の利用分野】本発明は、バースト信号位相制御
回路に関し、特に光データ通信システムの一種で電力会
社の配電系ネットワークシステムなどに用いるバースト
信号のビット同期を目的とするバースト信号位相制御回
路に関する。
回路に関し、特に光データ通信システムの一種で電力会
社の配電系ネットワークシステムなどに用いるバースト
信号のビット同期を目的とするバースト信号位相制御回
路に関する。
【０００２】
【従来の技術】従来、この種のバースト信号はデジタル
信号で図３に示すビット構成をしている。このバースト
信号が複数局分時分割で伝送路帯域に配置されている。
例えば配電系ネットワークシステムではその地域にある
複数の変電所と、その地域を統括する中央変電所との間
を光ケーブルで接続し、各変電所は伝送路帯域上に割当
てられた自局帯域にバースト信号を送出し対中央変電所
との間でデータ通信を行う。
信号で図３に示すビット構成をしている。このバースト
信号が複数局分時分割で伝送路帯域に配置されている。
例えば配電系ネットワークシステムではその地域にある
複数の変電所と、その地域を統括する中央変電所との間
を光ケーブルで接続し、各変電所は伝送路帯域上に割当
てられた自局帯域にバースト信号を送出し対中央変電所
との間でデータ通信を行う。
【０００３】このバースト信号の先頭のプリアンブルビ
ットは信号の立上がり部分として一部は捨てられても不
都合がないような信号に使われ、例えばビット同期ある
いは制御用の信号に使われる。次のフレーム部分はフレ
ーム同期等に使われ、また次のデータ部分はデータ本体
の伝送に使われる。
ットは信号の立上がり部分として一部は捨てられても不
都合がないような信号に使われ、例えばビット同期ある
いは制御用の信号に使われる。次のフレーム部分はフレ
ーム同期等に使われ、また次のデータ部分はデータ本体
の伝送に使われる。
【０００４】従来、この種のバースト信号位相制御回路
は受信バースト信号と自局クロックとのビット同期をと
るもので、バースト信号の性質上バースト毎に確実に早
期に同期を確立する必要がある。図４は従来例の回路構
成を示すブロック図である。図４において、変化点検出
部はバースト信号である受信信号４０１の先頭に配置さ
れたプリアンブルビットより位相情報としてそのデータ
パルスの変化点（０から１あるいは１から０への変化
点）を検出し、変化点検出パルス４０４を発生する。発
振器４２は、受信信号４０１のｎ倍の発信周波数を持つ
クロック信号４０３を発生する。クロック位相制御部４
３は受信変化点検出パルス４０４をクリアー入力とする
カウンタ回路でクロック信号４０３を入力してｎ分周す
ると同時にバースト信号４０１に対して略同期したクロ
ック信号４０２を出力する。
は受信バースト信号と自局クロックとのビット同期をと
るもので、バースト信号の性質上バースト毎に確実に早
期に同期を確立する必要がある。図４は従来例の回路構
成を示すブロック図である。図４において、変化点検出
部はバースト信号である受信信号４０１の先頭に配置さ
れたプリアンブルビットより位相情報としてそのデータ
パルスの変化点（０から１あるいは１から０への変化
点）を検出し、変化点検出パルス４０４を発生する。発
振器４２は、受信信号４０１のｎ倍の発信周波数を持つ
クロック信号４０３を発生する。クロック位相制御部４
３は受信変化点検出パルス４０４をクリアー入力とする
カウンタ回路でクロック信号４０３を入力してｎ分周す
ると同時にバースト信号４０１に対して略同期したクロ
ック信号４０２を出力する。
【０００５】
【発明が解決しようとする課題】この従来のバースト信
号位相制御回路では、プリアンブルビットのビット変化
点を位相情報として検出し、この位相情報により自局ク
ロックの位相を制御し同期をとっている。この為バース
ト信号が伝送路上のノイズなどのためにビット列が乱れ
るとビット変化点が変化していまい同期が外れるという
問題がある。
号位相制御回路では、プリアンブルビットのビット変化
点を位相情報として検出し、この位相情報により自局ク
ロックの位相を制御し同期をとっている。この為バース
ト信号が伝送路上のノイズなどのためにビット列が乱れ
るとビット変化点が変化していまい同期が外れるという
問題がある。
【０００６】
【課題を解決するための手段】本発明のバースト信号位
相制御回路は、受信バースト信号のプリアンブルビット
部分のビットＤｕｔｙが５０％でかつ連続した時のタイ
ミング信号を位相情報として抽出する手段と、このタイ
ミング信号により自局のクロックの位相を制御しこの自
局クロックと前記受信バースト信号とのビット同期をと
る手段とを備えている。
相制御回路は、受信バースト信号のプリアンブルビット
部分のビットＤｕｔｙが５０％でかつ連続した時のタイ
ミング信号を位相情報として抽出する手段と、このタイ
ミング信号により自局のクロックの位相を制御しこの自
局クロックと前記受信バースト信号とのビット同期をと
る手段とを備えている。
【０００７】更に具体的には、受信クロック信号ｆのｎ
倍の周波数のｎｆクロック信号を生成する発振器と、前
記ｎｆクロック信号により受信バースト信号を読み込み
この受信バースト信号の先頭にあるプリアンブルビット
のＤｕｔｙが５０％の各時点を検出しＤｕｔｙ検出パル
スを出力するＤｕｔｙ検出部と、前記Ｄｕｔｙ検出パル
スを入力し各パルスを前記受信フロック信号の正常時１
サイクルの時間分だけ遅延させたチェックパルスを出力
するパルス間隔チェック部と、前記Ｄｕｔｙ検出パルス
と前記チェックパルスにとによりＤｕｔｙが５０％であ
るが連続でない場合にクリアパルスを送出する連続Ｄｕ
ｔｙ検出部と、前記Ｄｕｔｙ検出パルスと前記クリアパ
ルスとによりＤｕｔｙが５０％でありかつ連続する場合
の一致パルスを出力するパターン検出部と、前記一致パ
ルスにより前記ｎｆクロック信号を分周し位相制御して
受信バースト信号を読み込む最適な位相の自局クロック
を生成し出力する位相制御部とを備えている。
倍の周波数のｎｆクロック信号を生成する発振器と、前
記ｎｆクロック信号により受信バースト信号を読み込み
この受信バースト信号の先頭にあるプリアンブルビット
のＤｕｔｙが５０％の各時点を検出しＤｕｔｙ検出パル
スを出力するＤｕｔｙ検出部と、前記Ｄｕｔｙ検出パル
スを入力し各パルスを前記受信フロック信号の正常時１
サイクルの時間分だけ遅延させたチェックパルスを出力
するパルス間隔チェック部と、前記Ｄｕｔｙ検出パルス
と前記チェックパルスにとによりＤｕｔｙが５０％であ
るが連続でない場合にクリアパルスを送出する連続Ｄｕ
ｔｙ検出部と、前記Ｄｕｔｙ検出パルスと前記クリアパ
ルスとによりＤｕｔｙが５０％でありかつ連続する場合
の一致パルスを出力するパターン検出部と、前記一致パ
ルスにより前記ｎｆクロック信号を分周し位相制御して
受信バースト信号を読み込む最適な位相の自局クロック
を生成し出力する位相制御部とを備えている。
【０００８】
【実施例】次に本発明の一実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本実施例の回路構成を示すブロック
図である。図２は本実施例の各信号の波形を示すタイム
チャートである。図１において、発振器１は伝送速度ｆ
の受信バースト信号１０１のｎ倍の発振周波数ｎｆのク
ロック信号１０２を出力する。Ｄｕｔｙ検出部２ではク
ロック信号１０２で受信バースト信号１０１を読み込み
プリアンブルビットのＤｕｔｙが５０％となっている時
点でＤｕｔｙ検出パルス１０３を出力する。パルス間隔
チェック部３では、Ｄｕｔｙ検出パルス１０３が一定の
間隔で出力されているかチェックするためのチェックパ
ルス１４を出力する。
図である。図２は本実施例の各信号の波形を示すタイム
チャートである。図１において、発振器１は伝送速度ｆ
の受信バースト信号１０１のｎ倍の発振周波数ｎｆのク
ロック信号１０２を出力する。Ｄｕｔｙ検出部２ではク
ロック信号１０２で受信バースト信号１０１を読み込み
プリアンブルビットのＤｕｔｙが５０％となっている時
点でＤｕｔｙ検出パルス１０３を出力する。パルス間隔
チェック部３では、Ｄｕｔｙ検出パルス１０３が一定の
間隔で出力されているかチェックするためのチェックパ
ルス１４を出力する。
【００１０】連続Ｄｕｔｙ検出部４では、Ｄｕｔｙ検出
パルス１０３とチェックパルス１０４によりＤｕｔｙが
５０％であり、かつ連続である部分を検出し、連続でな
い場合にはクリアパルス１０５を出力する。パターン検
出部５では連続Ｄｕｔｙ検出部４からのクリアパルスに
よりリセットし、Ｄｕｔｙ検出部２からのＤｕｔｙ検出
パルス１０３をカウントし、これをｍ個カウントした時
点で一致パルス１０６を出力する。位相制御部６はカウ
ンタ回路で、パターン検出部５からの一致パルス１０６
によりカウンターがクリアーされ、クロック信号１０２
をカンウントし、これをｎ分周して受信バースト信号１
０１を読み込むために最適な位相のクロック信号１０７
を出力する。
パルス１０３とチェックパルス１０４によりＤｕｔｙが
５０％であり、かつ連続である部分を検出し、連続でな
い場合にはクリアパルス１０５を出力する。パターン検
出部５では連続Ｄｕｔｙ検出部４からのクリアパルスに
よりリセットし、Ｄｕｔｙ検出部２からのＤｕｔｙ検出
パルス１０３をカウントし、これをｍ個カウントした時
点で一致パルス１０６を出力する。位相制御部６はカウ
ンタ回路で、パターン検出部５からの一致パルス１０６
によりカウンターがクリアーされ、クロック信号１０２
をカンウントし、これをｎ分周して受信バースト信号１
０１を読み込むために最適な位相のクロック信号１０７
を出力する。
【００１１】次に図２を参照し本実施例の動作を補捉説
明する。図２は各部パルスのタイミングを示し（ａ）は
正常なバースト信号を受信した時、（Ｂ）は異常なバー
スト信号を受信した時のタイムチャートである。図２
（ａ）において、受信バースト信号１０１のプリアンブ
ルビットは図示の通り正常状態で受信されている。Ｄｕ
ｔｙ検出部２からはＤｕｔｙが５０％の矢印で示した各
時点でＤｕｔｙ検出パルス１０３が出力される。パルス
間隔チェック部３からはＤｙｔｙ検出パルス１０３を受
信バースト信号１０１の１サイクル分の時間だけ遅延さ
せたチェックパルス１０４が出力される。連続Ｄｕｔｙ
検出パルス１０３とチェックパルス１０４とが時間的に
一致しない時、即ち、受信バースト信号１０１がＤｕｔ
ｙ５０％でかつこれが連続しない時にクリアパルス１０
５が出力される。
明する。図２は各部パルスのタイミングを示し（ａ）は
正常なバースト信号を受信した時、（Ｂ）は異常なバー
スト信号を受信した時のタイムチャートである。図２
（ａ）において、受信バースト信号１０１のプリアンブ
ルビットは図示の通り正常状態で受信されている。Ｄｕ
ｔｙ検出部２からはＤｕｔｙが５０％の矢印で示した各
時点でＤｕｔｙ検出パルス１０３が出力される。パルス
間隔チェック部３からはＤｙｔｙ検出パルス１０３を受
信バースト信号１０１の１サイクル分の時間だけ遅延さ
せたチェックパルス１０４が出力される。連続Ｄｕｔｙ
検出パルス１０３とチェックパルス１０４とが時間的に
一致しない時、即ち、受信バースト信号１０１がＤｕｔ
ｙ５０％でかつこれが連続しない時にクリアパルス１０
５が出力される。
【００１２】パターン検出部５からはクリアパルス１０
５によりクリアされた時点からＤｕｔｙ検出パルス１０
３をカウントしこれをｍ個（ここでは３個）カウントし
た時点で最終的な位相情報として一致パルス１０６を出
力する。位相制御部６からは一致パルス１０６によりク
リアされた時点から周波数ｎｆのクロック１０２をカウ
ントを開始しｎ分周されたクロック１０７を出力する。
このクロック１０７は受信バースト信号１０１のクロッ
クに同期しており、自局クロックとしてプリアンブルビ
ットの後に続くデータ信号の読み出しに使用される。
５によりクリアされた時点からＤｕｔｙ検出パルス１０
３をカウントしこれをｍ個（ここでは３個）カウントし
た時点で最終的な位相情報として一致パルス１０６を出
力する。位相制御部６からは一致パルス１０６によりク
リアされた時点から周波数ｎｆのクロック１０２をカウ
ントを開始しｎ分周されたクロック１０７を出力する。
このクロック１０７は受信バースト信号１０１のクロッ
クに同期しており、自局クロックとしてプリアンブルビ
ットの後に続くデータ信号の読み出しに使用される。
【００１３】次に図２（ｂ）において、受信バースト信
号１０１のプリアンブルビットが伝送路上でノイズなど
の影響を受け異常状態で受信された場合を示している。
クリアパルス１０５は受信バースト信号１０１がＤｕｔ
ｙ５０％でかつ連続する条件を満していない各時点で出
力される。一致パルス１０６は３カウント前にこのクリ
アパルス１０５が入力されるので出力されず、従ってク
ロック１０７は出力されない。この状態では装置は起動
しないが受信バースト信号１０１が図（ａ）の正常状態
に順次復したならば、前述した動作で同期確立状態に入
ることになる。
号１０１のプリアンブルビットが伝送路上でノイズなど
の影響を受け異常状態で受信された場合を示している。
クリアパルス１０５は受信バースト信号１０１がＤｕｔ
ｙ５０％でかつ連続する条件を満していない各時点で出
力される。一致パルス１０６は３カウント前にこのクリ
アパルス１０５が入力されるので出力されず、従ってク
ロック１０７は出力されない。この状態では装置は起動
しないが受信バースト信号１０１が図（ａ）の正常状態
に順次復したならば、前述した動作で同期確立状態に入
ることになる。
【００１４】尚、周波数ｎｆのクロック信号１０２によ
り受信バースト信号１０１の位相情報Ｄｕｔｙ５０％を
検出しているので、このｎをより大きく取れば位相情報
の精度が高くなり位相制御誤差を小さくすることができ
る。通常、この値は実用上の値として８程度に選定す
る。また、一致パルス１０６の出力条件としてｍの値を
大きく取れば同期確立の安定度が高まるが、反面同期確
立までの時間がかかるので通常３〜６程度に選定する。
り受信バースト信号１０１の位相情報Ｄｕｔｙ５０％を
検出しているので、このｎをより大きく取れば位相情報
の精度が高くなり位相制御誤差を小さくすることができ
る。通常、この値は実用上の値として８程度に選定す
る。また、一致パルス１０６の出力条件としてｍの値を
大きく取れば同期確立の安定度が高まるが、反面同期確
立までの時間がかかるので通常３〜６程度に選定する。
【００１５】
【発明の効果】以上説明したように本発明は受信バース
ト信号のプリアンブルビットからこのビットがＤｕｔｙ
５０％でかつ連続した時に位相情報として一致パルス１
０６を検出し、この一致パルス１０６により自局クロッ
クの位相を制御して同期確立を行っている。この為、伝
送路上でノイズなどにより受信バースト信号の位相が乱
れた場合は位相情報を検出せず正常に復した後検出する
ので位相の誤検出を防止することができ、自局クロック
の同期確立を安度化する効果がある。
ト信号のプリアンブルビットからこのビットがＤｕｔｙ
５０％でかつ連続した時に位相情報として一致パルス１
０６を検出し、この一致パルス１０６により自局クロッ
クの位相を制御して同期確立を行っている。この為、伝
送路上でノイズなどにより受信バースト信号の位相が乱
れた場合は位相情報を検出せず正常に復した後検出する
ので位相の誤検出を防止することができ、自局クロック
の同期確立を安度化する効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来図１の各部信号のタイミングを示すタイム
チャートである。
チャートである。
【図３】従来例を示すブロック図である。
【図４】図３の各部信号のタイミングを示すタイムチャ
ートである。
ートである。
１ 発振器 ２ Ｄｕｔｙ検出部 ３ パルス間隔チェック部 ４ 連続Ｄｕｔｙ検出部 ５ パターン検出部 ６ 位相制御部 １０１ 受信バースト信号 １０２ ｎｆクロック信号 １０３ Ｄｕｔｙ検出パルス １０４ チェックパルス １０５ クリアパルス １０６ 一致パルス １０７ クロック信号
Claims (2)
- 【請求項１】 受信バースト信号のプリアンブルビット
部分のビットＤｕｔｙが５０％でかつ連続した時のタイ
ミング信号を位相情報として抽出する手段と、このタイ
ミング信号により自局クロックの位相を制御しこの自局
クロックと前記受信バースト信号とのビット同期をとる
手段を備えることを特徴とするバースト信号位相制御回
路。 - 【請求項２】 受信クロック信号ｆのｎ倍の周波数のｎ
ｆクロック信号を生成する発振器と、前記ｎｆクロック
信号により受信バースト信号を読み込みこの受信バース
ト信号の先頭にあるプリアンブルビットのＤｕｔｙが５
０％の各時点を検出しＤｕｔｙ検出パルスを出力するＤ
ｕｔｙ検出部と、前記Ｄｕｔｙ検出パルスを入力し各パ
ルスを前記受信フロック信号の正常時１サイクルの時間
分だけ遅延させたチェックパルスを出力するパルス間隔
チェック部と、前記Ｄｕｔｙ検出パルスと前記チェック
パルスにとによりＤｕｔｙが５０％であるが連続でない
場合にクリアパルスを送出する連続Ｄｕｔｙ検出部と、
前記Ｄｕｔｙ検出パルスと前記クリアパルスとによりＤ
ｕｔｙが５０％でありかつ連続する場合の一致パルスを
出力するパターン検出部と、前記一致パルスにより前記
ｎｆクロック信号を分周し位相制御して受信バースト信
号を読み込む最適な位相の自局クロックを生成し出力す
る位相制御部とを備えることを特徴とするバースト信号
位相制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5156487A JPH07118708B2 (ja) | 1993-06-28 | 1993-06-28 | バースト信号位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5156487A JPH07118708B2 (ja) | 1993-06-28 | 1993-06-28 | バースト信号位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0738554A true JPH0738554A (ja) | 1995-02-07 |
| JPH07118708B2 JPH07118708B2 (ja) | 1995-12-18 |
Family
ID=15628836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5156487A Expired - Lifetime JPH07118708B2 (ja) | 1993-06-28 | 1993-06-28 | バースト信号位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118708B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002101139A (ja) * | 2000-09-22 | 2002-04-05 | Hitachi Kokusai Electric Inc | 復調方法 |
| JP5979523B1 (ja) * | 2015-12-22 | 2016-08-24 | パナソニックＩｐマネジメント株式会社 | 子機、親機、モニタおよび通信方法 |
-
1993
- 1993-06-28 JP JP5156487A patent/JPH07118708B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002101139A (ja) * | 2000-09-22 | 2002-04-05 | Hitachi Kokusai Electric Inc | 復調方法 |
| JP5979523B1 (ja) * | 2015-12-22 | 2016-08-24 | パナソニックＩｐマネジメント株式会社 | 子機、親機、モニタおよび通信方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07118708B2 (ja) | 1995-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960604 |