JPH0227850A - クロック非同期データ検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、クロック非同期データ検出方式に関し、特に
、バースト状のデータ信号の受信において、受信される
データ信号のクロック信号とは非同期のクロック発振器
出力を用いてデータ信号を判別する非同期データ検出方
式に関する。

（従来の技術） 従来、バースト状のデータ信号の伝送においては、受信
機のクロック同期発振器出力を受信データ信号のクロッ
ク周波数の位相と同期させる必要があるため、データ信
号の前にクロック同期引込み用のプレアンブルビットを
付加していた。

第３図（ａ）にバースト状にデータ信号を伝送する従来
のフレーム構成を示す。第３図（ａ）において、（ＰＲ
Ｅ）３２はプレアンブルビットで、フレーム信号および
データ信号を判別するためのクロック発振器を同期引込
みさせるためのビットである。（ＰＲ）３４はフレーム
（スタート信号とも言う）信号用ビットで、データ信号
の始まりを教える役目を行なう、また、（ＤＡＴＡ）３
６はデータ信号そのものである。

第３図（ｂ）に従来の非同期データ検出方式のブロック
図を示す、第３図（ｂ）において、復調器（ＤＥＭ）３
８の出力は符号判別器（ＤＥＣ）４Ｇに加えられると同
時に位相シフト器（ＰＭ　５ｈｉｆｔ）　４２に加えら
れており、クロック発振器（ＣＬＫ）４４の出力はシフ
トされて符号判別器（ＤＥＣ）４０に加えられる。この
位相シフト器（ＰＨ５ｈｉｆｔ）　４２における位相の
変位量は受信データのプレアンブル（ＰＲＥ）３２で決
定され、受信データと同期のとれたクロックが符号判別
器（ＤＥＣ）４０に加えられることにより、正確な符号
判別が可能になっている。

（発明が解決しようとする課題） このような従来方式においては、第３図（ａｌからも理
解できるように、クロック同期引込み用のプレアンブル
ビット（ＰＲＥ）３２が必要である。

従って、伝送路の使用効率（＝（データ信号ビットＤＡ
ＴＡ）／（プレアンブルビットＰＲＥ＋フレーム信号ビ
ットＦＲ＋データ信号ビットＤＡＴＡｌ　）が非常に低
くなってしまう、また、多元接続のパケット通信におい
て、複数のノードから１つのノードに対してランダムに
パケット信号を送信する場合を考えると、パケット長が
長くなることにより衝突する確率が高（なる欠点があっ
た。

本発明はこのような従来の問題点に鑑み、プレアンブル
ビットを必要としないバースト状の受信方法を提供する
ことを目的としている。

（課題を解決するための手段） 前記目的を達成するための本発明の特徴は、クロック非
同期データの受信装置において、受信信号のクロック周
波数のｎ倍（ｎは２以上の自然数）にほぼ等しく、受信
信号に非同期のクロック信号により受信信号の符号判別
を行なう手段と、判別された符号をｎビット毎に抽出さ
れた１ビットづつ位相の異なるｎ組のパルス系列に分離
する手段と、分離された各パルス系列毎に判別された符
号の誤りを検出する手段と、検出結果に従って誤りが無
いか又は誤り訂正可能な系列を選択して出力する手段と
を有するクロック非同期データ検出装置にある。

（作用） 本発明においては、受信データ信号のクロック周波数の
ｎ倍の周波数にほぼ等しい発振器出力で受信信号を判別
させ、判別させたパルス信号からｎビットおきにデータ
を分離して合計ｎ個のデータ系列を取り出し、このｎ組
のデータ列の中から、データ信号に誤りが無いか又は誤
り訂正可能な系列を選択し、受信機の出力パルスとして
送出する。従って、選択される系列は受信データと実質
的に同期がとれたクロック信号により符号判別されてお
り、プレアンブルビットが存在しないにもかかわらず、
正確な符号判別を行なうことができる。従って、プレア
ンブルビットが不要となり、伝送効率を高め、多元接続
のパケット通信においてはパケット長を短く出来ること
により衝突率を低くすることができる。

（実施例） 本発明の実施例における受信データのフレーム構成を第
１図（ａ）に示す、同図のように本発明の受信データは
プレアンブルビットをもたず、フレーム信号ビット（Ｆ
Ｒ）２とデータビット（ＤＡＴＡ）４より構成される。

本発明の実施例のブロック図を第１図（ｂ）に示す、第
１図（ｂ）において、復調器（ＤＥＭ）１０の出力は符
号判別器（ＤＥＣ）１２に加えられる。符号判別を行な
うクロックパルスは受信データ信号のクロック周波数の
ｎ倍の周波数にほぼ等しい周波数で発信するクロック発
振器（ＣＬＫ）１４の出力をクロックパルスとしてデー
タ信号の符号判別を行なう、クロック発振器の出力は、
また、ｎビット係数器（ｎ−ＣＯＵＮＴ）１８に加えら
れ、その出力はパルス分配回路（ＰＨＩ、ＰＨ２，・・
・ＰＨｎ）１８−１〜１８−〇に接続される。各パルス
分配回路（ＰＨｉ）１８−ｉ（ｉは１からｎまでの整数
）はｎビット係数器（ｎ−ＣＯＵＮＴ）１６の計数値を
読み取り、自己の計数値と同じになったときゲートパル
スを送出する。すなわち、パルス分配回路（ＰＨ１，Ｐ
Ｈ２，・・・ＰＨｎ）１８−１〜１８−ｎの出力には、
それぞれクロック発振器（ＣＬＫ）１４の出力パルス列
からｎビットおきにパルスを生じ、しかもそのパルス列
の位相はクロツクバルス発振器（ＣＬＫ）１４の周波数
分の１の時間差が生ずる。クロック分配回路（ＰＨｉ）
１８−ｉの出力はゲート回路（ＧＡＴ　ｉ　）　２０−
ｉに加えられ、クロック分配回路（Ｐ　Ｈｉ　）　１８
−ｉの出力パルスでゲート回路（ＧＡＴ　ｉ　）　２０
−ｉに加えられ、符号判別器（ＤＥＣ）１２で符号判別
された信号なｎ分岐する。ゲート回路（ＧＡＴ　ｉ　）
　２０−ｉの出力はメモリ（ＭＥＭ　ｉ　）　２４−ｉ
および誤り検出回路（ＥＲ−ＤＥＴ　ｉ　）　２２−ｉ
に加えられる。誤り検出回路（ＥＲ・ＤＥＴｉ）２２−
ｉについては後で述べる。誤り検出回路（ＥＲ−ＤＥＴ
ｉ）２２−ｉではゲート回路（ＧＡＴ　ｉ　）　２０−
ｉから送出されるデータ信号から、そのバーストの中の
データ信号の誤りの有無又は誤り訂正可能であるか否か
の判定を行なう。

データ信号に誤りが無いかまたは誤り訂正可能な場合は
スイッチ制御回路（ＳＷ−Ｃ０ＮＴ）２６ではデータ信
号に誤りが無いかまたは訂正可能であると判別した系列
の中の１つを選択し、その結果をスイッチ（ＳＷ）２８
に伝える。スイッチ（ＳＷ）２８ではスイッチ制御回路
（ＳＷ−ＣＯＮＴ）２６で選択された系列が接続されて
いるメモリ（ＭＥ　Ｍ　ｉ　）　２４−ｉに出力線を接
続し、メモリ（ＭＥＭｉ　）　２４−ｉに記録されてい
る内容を出力する。

誤り検出回路（ＥＲ−ＤＥＴｉ）２２−ｉに関しては、
現在使用されているパケット通信およびデータ通信にお
いては、殆どの場合、データ信号に誤りを生じたかどう
かを判定する検出符号、または誤り訂正および誤り訂正
不可能を検出できる符号を付加している。前者の例はＣ
ＲＣ（ＣｙｃｌｉｃＲｅｄａｎｄｕｎｃｙ　Ｃｈｅｃｋ
）であり、後者の例はＢＣＨ符号である。これらの符号
を利用し、これらの符号に対する誤り検出回路を使用す
れば容易に実現できる。　第２図は第１図（ｂ）の実施
例で示す復調器出力とタイミングパルスの位相関係を示
す図である。復調器（ＤＥＭ）１２の出力波形は復調器
入力に雑音がない場合を示したもので、雑音が加わった
ときは複雑な波形となる。クロックパルスはクロックパ
ルス発振器（ＣＬＫ）１４の出力波形を示し、このパル
ス系が符号判別器（ＤＥＣ）１２に加えられ、復調器（
ＤＥＭ）１０の出力のアナログ信号を１．０のディジタ
ル信号系列に変換する。

一方、クロックパルスはｎビット計数器（ｎ−ｃＯＵＮ
Ｔ）１６およびパルス系列（Ｐ　Ｈ１）　１８−１の出
力、　　（ＰＨ２）　１８−２の出力、・・・、　　（
ＰＨｎ）１８−ｎの出力を発生する。このｎ組のパルス
出力で符号判別器（ＤＥＣ）１２の出力信号を分離する
。同図で示す位相関係から容易に理解できるように、（
ＰＨｍ）　１８−ｍの出力パルス系列のタイミングで判
別された受信信号が最も誤りが少なくなり、誤り検出器
（ＥＲ−ＤＥＴｍ）２２−ｍに誤り無し、または誤り訂
正可能の信号が出力される確率が一番多くなる。データ
信号はバースト状に伝送されるため、データ信号が伝送
されている時間は短く、受信データ信号と受信機クロッ
クタイミングが非同期関係にあっても、データ信号の始
めと終わりの間の位相関係は殆ど同じ位相関係となり、
クロック同期ビットが無くても、最適タイミングでデー
タ信号を判別できる。なお、第１図［ｂ）では動作原理
を容易に理解できるようにするため、ｎ分岐した並列処
理回路構成で示したが、これらの回路構成はマイクロプ
ロセッサ等を使用することによって、ｌ系列で時分割処
理で行なうことも容易である。

（発明の効果） 以上、説明したように、本発明においては受信信号に同
期したクロックパルスを発生する必要がないため、クロ
ック同期引込みに必要なプレアンブルビットを除去する
ことができ、伝送路の使用効率を非常に高めることがで
きる。

【図面の簡単な説明】

第１図（ａ）は本発明の実施例におけるフレーム構成、
第１図（ｂ）は本発明の実施例におけるブロック図、第
２図は本発明における復調器出力波形と各クロックパル
ス列との位相関係を示す図、第３図（ａ）は従来方式に
おけるフレーム構成、第３図（ｂ）は従来方式における
ブロック図である。 ２　（ＦＲ）　　：フレーム信号ビット、４　（ＤＡＴ
Ａ）　　；データ信号ビット、１０　（ＤＥＭ　）　　
；復調器。 １２　（ＤＥＣ）　　：符号判別器、 １４　（ＣＬＫ　）　　：クロックパルス発振器、１６
　（ｎ−ＣＯＵＮＴ　）　　：　ｎビット計数器、１８
−１〜１８−ｎ　（ＰＨＩ　〜ＰＨｎ　）　　；パルス
分配回路、２０−１〜２０−ｎ　（ＧＡＴ　Ｉ　ＮＧＡ
Ｔ　ｎ　）　　；ゲート回路。 ２２−１〜２２−ｎ　（ＥＲ−ＤＥＴＩ　〜ＥＲ−ＤＥ
Ｔｎ　）　　：誤り検出回路、 ２４−１〜２４−ｎ　（ＭＥＭ　１〜ＭＥＭ　ｎ）　　
：メモリ、２６　（ＳＷＩＣＯＮＴ　）　　；スイッチ
制御回路、２８（ＳＷ）：スイッチ、 ３２　（ＰＲＥ　）　　；プレアンブルビット、３４（
ＰＲ）：フレーム信号用ビット、３６　（ＤＡＴＡ）　
　；データ信号、３８　（ＤＥＭ　）　　；復調器、 ４０　（ＤＥＣ）　　：符号判別器、 ４２　（ＰＨ５ｈｉｆｔ）　　；位相シフト器、４４　
（ＣＬＫ　）　　：クロツク発振器。 本２図

Claims (1)

1. 【特許請求の範囲】 クロック非同期データの受信装置において、受信信号の
   クロック周波数のｎ倍（ｎは２以上の自然数）にほぼ等
   しく、受信信号に非同期のクロック信号により受信信号
   の符号判別を行なう手段と、 判別された符号をｎビット毎に抽出された１ビットづつ
   位相の異なるｎ組のパルス系列に分離する手段と、 分離された各パルス系列毎に判別された符号の誤りを検
   出する手段と、 検出結果に従って誤りが無いか又は誤り訂正可能な系列
   を選択して出力する手段とを有することを特徴とするク
   ロック非同期データ検出装置。