RU2002374C1 - Устройство дл передачи и приема двоичной информации - Google Patents

Abstract

Использование: при передаче дискретных сообщений дл  совместной двухканальной передачи двоичной информации и сигналов цикловой синхронизации по общему тракту. Сущность изобретени : устройство приема-передачи двоичной информации содержит на передающей стороне формирующий регистр, сумматоры по модулю два, п датчиков синхропосылок, коммутатор, источник информации , генератор тактовых частот, датчик служебной информации, мультиплексор и преобразователь последовательного кода в параллельный а на приемной стороне - коммутатор, регистр проверочных символов, регистр информационных символов, сумматоры по модулю два, анализаторы синхропосылок. регистр, анализаторы синхропосылок. элемент И, регистр обнаружени  ошибок- опорные датчики синхропосылок, элементы ИЛИ. тактовый синхронизатор , регистр пам ти, регистры задержки преобразователь , выходной регистр, мультиплексор, делители частоты. Устройство обеспечивает повышение пропускной способности канала передачи служебной информации. 2 ид

Description

Изобретение относитс  к области передачи дискретных сообщений и может быть использовано дл  совместной двухканаль- ной передачи двоичной информации и сигналов цикловой синхронизации по общему тракту.

Известны различные устройства дл  осуществлени  цикловой (блочной или кадровой ) синхронизации в синхронных системах передачи бинарной информации.

В качестве примера устройства с использованием ортогональных самосинхронизирующихс  кодов дл  синхронизации можно привести систему Диджилок.

Однако использование кодов с высокой избыточностью ведет, как известно, к снижению скорости передачи информации.

Известны устройства дл  одновременной передачи информации и осуществлени  цикловой синхронизации в каналах с относительной фазовой манипул цией при использовании способа вращающейс  фазы, позвол ющие передавать посылки синхронизации без затрат дополнительной мощности. В этом устройстве производитс  вращение фазы на границах элементарных посылок и на границах кодовых групп на угол р, вдвое меньший угла информационной манипул ции, а на приеме производитс  оценка уг а вращени  и, следовательно, выделение границ кодовых групп.

Недостатком этого устройства  вл етс  снижение помехоустойчивости выделени  синхросигнала при увеличении длины кодового слова в нестационарных каналах, а также невозможность его использовани  при других видах модул ции.

Эти недостатки в значительной мере устранены в известном устройстве. Это устройство предназначено дл  передачи и приема двоичной информации при непрерывном (сверточном) кодировании, используемом в нестационарных каналах св зи, подверженных воздействию импульсных помех и сбоев в аппаратуре. Принцип действи  этого устройства заключаетс  в том, что на передаче синхропосылку суммируют по модулю два с проверочной последовательностью сверточного кода, а на приеме синхропосылку выдел ют, осуществл ют синхронизацию по циклам приемного устройства , а также опорного датчика синхро- посылки, сигнал которого используют при декодировании.

Недостатком этого устройства  вл етс  то, что организованный в устройстве синх- роканал используетс  исключительно в цел х передачи сигналов цикловой синхронизации и не служит дл  передачи

дополнительной информации, что сужает его функциональные возможности.

Из известных устройств дл  совместной передачи сигналов цикловой синхронизации и служебной информации по общему каналу наиболее близким по технической сущности  вл етс  устройство приемо-пе- редачи двоичной информации, которое содержит на передающей стороне 0 формирующий регистр 1, выходы соответствующих разр дов которого через первый сумматор 2 по модулю два подключен к одному из входов второго сумматора 4 по модулю два, выход которого соединен с

5 первым входом коммутатора 5, второй вход которого подключен к выходу формирующего регистра 1, последовательно соединенные датчик синхропосылки 3, блок фиксации начала синхропосылки 7, датчик служебной

0 информации 8 и третий сумматор б по модулю два, выход которого соединен с входом второго сумматора 5 по модулю 2, а второй вход - с вторым выходом датчика синхропосылки 3.

5На приемной стороне устройство содержит коммутатор 9, выходы которого подклю- чены к входам регистра проверочных символов 10 и регистра информационных символов 11, выходы соответствующих раз0 р дов которого подключены к первому и второму входам первого сумматора 12 по модулю два, выход которого подключен через второй регистра задержки 29 к первому выходу четвертого сумматора 21 по модулю

5 два и к входам первого анализатора синхропосылки 13 и первого анализатора инверсной последовательности 22. Выходы этих анализаторов соединены с входами первого элемента ИЛИ 24 и триггера формировани 

0 импульсной служебной информации 26, выход которого через п тый сумматор 27 по модулю два соединен с выходом опорного датчика синхропосылки 20 и входом четвертого сумматора 21 по модулю два, выход

5 которого подключен к входу регистра обнаружени  ошибок 19, выходы соответствующих разр дов которого соединены с входами схемы И 17, выход которой через третий сумматор 18 по модулю два соединен

0 с выходом приемника и с выходом первого регистра задержки 28, вход которого соединен с выходами регистров информационных символов 11 и дополнительного 14, выход которого соединен с третьим входом второ5 го сумматора 15 по модулю два, первый и второй входы которого подключены к соответствующим разр дам регистра 10, а выход через второй анализатор синхропосылки 16 и второй анализатор инверсной последовательности 23 - с входами

второго элемента ИЛИ 25, выход регистра 10 соединен с третьим входом первого сумматора по модулю два 12. а выход первого элемента ИЛИ 24 подключен к входу опорного датчика синхропосылки 20.

Однако это устройство имеет недостаточную пропускную способность канала передачи служебной информации, так как за врем , равное длительности синхронизирующей последовательности, передаетс  только один бит служебной информации.

Целью изобретени   вл етс  повышение пропускной способности канала передачи служебной информации

Поставленна  цель достигаетс  тем, что в устройство приемо-передачи двоичной информации , содержащее на передающей стороне информационный регистр сдвига, выходы соответствующих разр дов которого через первый сумматор по м оду/ио два соединены с первым входом второго сумматора по модулю два, выход которого и выход информационного регистра соединены с входами коммутатора, а также датчик синх- ропосылок и датчик служебной информации , а на приемной стороне - коммутатор, выходы которого соединены соответственно с входами регистра проверочных символов и регистра информационных символов, выходы соответствующих разр дов которого соединены с первым и вторым входами первого сумматора по модулю два, выход которого соединен с входами первой пары анализаторов синхропосылок и через первый регистр задержки - с первым входом второго сумматора по модулю два, выход которого соединен с входом регистра обнаруженных ошибок, выход соответствующих разр дов которого через элемент И соединен с первым входом третьего сумматора по модулю два, вход которого через второй регистр задержки соединен с выходом регистра информационных символов и с входом дополнительного регистра, выход которого соединен с первым входом четвертого сумматора по модулю два, к двум другим входам которого подключены выходы соответствующих разр дов регистра проверочных символов, выход которого соединен с третьим выходом первого сумматора по модулю два, а выход четвертого сумматора по модулю два соединен с входами второй пары анализаторов синхропосылок, выходы которых соединены с соответствующими входами первого элемента ИЛИ. а выходы первой пары анализаторов синхропосылок через второй элемент ИЛИ соединены с входом начального состо ни  опорного датчика синхропосылки, с целью повышени  пропускной способности канала передачи

служебной информации на передающей стороне введены источник информации, (п - 1) датчиков синхропосылок. мультиплексор, генератор тактовых частот и преобразова- тель последовательного кода в параллельный , при этом выходы п датчиков синхропосылок соединен с вторым входом второго сумматора по модулю два через мультиплексор, управл ющие входы кото0 рого соединены с выходом датчика служебной информации, вход запроса которого соединен с тактовым входом преобразовател  последовательного кода в параллельный и с первым выходом генератора

5 тактовых частот, второй выход которого соединен с тактовыми входами источника информации , информационного регистра и п датчиков синхропосылок, входы установки начального состо ни  которых и вход управ0 лени  считыванием преобразовател  последовательно кода в параллельный соединены с третьим выходом генератора тактовых частот , четвертый выход которого соединен с управл ющим входом коммутатора, а на

5 приемной стороне введены (п - 2) анализаторов синхропосылок первой группы, (п - 2) анализаторов синхропосылок второй группы , (п - 1) датчиков синхропосылок, первый и второй делители частоты, тактовый синх0 регенератор, мультиплексор, регистр пам ти , преобразователь унитарного кода и параллельно-последовательный выходной регистр, при этом выход четвертого сумматора по модулю два соединен с входом (п 5 2) анализаторов синхропосылок второй группы, выходы которых через первый элемент ИЛИ соединены с входом коррекции фазы делени  первого делител  частоты, вход которого соединен с первым тактовым

0 входом коммутатора и с выходом тактового синхронизатора, вход которого соединен с информационным входом коммутатора, второй тактовый вход которого соединен с тактовыми входами регистра проверочных

5 символов, регистра информационных символов , регистра обнаружени  ошибок, 2п анализаторов синхропосылок первой и второй групп, дополнительного регистра, первого и второго регистров задержки, п

0 датчиков синхропосылок, выходом первого делител  частоты и входом второго делител  частоты, и входом второго делител  частоты , выход которого соединен с тактовым входом выходного регистра, вход управле5 ни  записью которого соединен с управл ющим входом регистра, вход управлени  записью которого соединен с управл ющим входом регистра пам ти, выходом второго элемента ИЛИ и входами устрановки начального состо ни  п датчиков синхропосылок , выходы которых через мультиплексор соединены с вторым входом второго сумматора по модулю два, выход первого сумматора по модулю два соединен с входами (п - 2) анализаторов синхролосылок первой группы, выходы которых соединены с соответствующими входами второго элемента ИЛИ, кроме того, выходы п анализаторов синхропосылок первой группы через регистр пам ти соединены с входами преобразовател  унитарного кода в двоичный, logan выходов которого соединены с соответствующими управл ющими входами мультиплексора и с соответствующими входами параллельно-последовательного выходного регистра, выход которого  вл етс  выходом служебной информации.

На фиг. 1 приведена структурна  электрическа  схема передающей части предлагаемого устройства; на фиг. 2 - то же, приемной части устройства.

Устройство состоит из передающей и приемной частей и содержит на передающей стороне п датчиков Зт-Зп синхропосы- лок, источник 6 информации, выход которого через формирующий регистр 1 подключен к первому входу коммутатора 5, n-канальный мультиплексор 22, входы которого соединены с соответствующими выходами датчиков синхропосылок, первый сумматор 2 по модулю два, входы которого подключены к соответствующим выходам формирующего регистра 1, а выход соединен с первым входом второго сумматора 4 по модулю два, второй вход которого соединен с выходом мультиплексора 22, а выход подключен к второму входу коммутатора 5, последовательно соединенные датчик 8 служебной информации и преобразователь 23 последовательного кода в параллельный, 1од2П выходов которого подключены к управл ющим входам мультиплексора 22, и генератор 7 тактовых частот , первый выход которого подключен к тактовым входам источника 6 информации, формирующего регистра 1 и п датчиков Зт- Зп синхропосылок, второй выход соединен с входами установки начального состо ни  датчиков 3i-3n синхропосылок и входом управлени  считыванием преобразовател  23 последовательного кода в параллельный, третий выход подключен к входу запроса информации датчика 8 служебной информации и тактовому входу преобразовател  23 последовательного кода в параллельный, а четвертый выход генератора 7 тактовых частот соединен с управл ющим входом коммутатора 5.

На приемной стороне устройство содержит коммутатор 9, выходы которого подключены к входам регистра 10 проверочных символов и регистра 11 информационных символов, выходы соответствующих разр дов которого подключены к первому и второму входам первого сумматора 12 по модулю два, выход которого подключен к объединенным входам первой группы анализаторов синхропосылок, а к третьему входу первого сумматора 12 по

0 модулю два подключен выход регистра 10 проверочных символов, выходы соответствующих разр дов которого подключены к первому и второму входам четвертого сумматора 15 по модулю два, к третьему входу

5 которого через дополнительный регистр 14 подключен выход регистра 11 информационных символов, а выход четвертого сумматора 15 подключен к объединенным входам второй группы анализаторов 16i-16n синх0 ропосылок, выходы которых объединены первым элементов ИЛИ 25, выход которого подключен к входу коррекции фазы делени  первого делител  33 частоты.

При этом выходы соответствующих раз5 р дов регистра 19 обнаружени  ошибок подключены к входам элемента И 17, выход которого подключен к первому входу третьего сумматора 18 по модулю два, а к входу регистра 19 обнаружени  ошибок подклю0 чен выходом второго сумматора 21 по модулю два, при этом второй вход третьего сумматора 18 по модулю два подключен через регистр 28 задержки к выходу регистра 11 информационных символов, а второй

5 вход второго сумматора 21 по модулю два через первый регистр 29 задержки соединен с выходом первого сумматора 12 по модулю два, выходы анализаторов 13i-13n синхропосылок первой группы подключены

0 к соответствующим входам второго элемента ИЛИ 24 и регистра 27 пам ти, выходы которого через преобразователь 30 унитарного кода в двоичный соединены с соответствующими входами  чеек выходного

5 регистра 31 и управл ющими входами мультиплексора 32, выход которого подключен к первому входу второго сумматора 21 по модулю два, а входы соединены с выходами опорных датчиков 20i-20n синхропосылок,

0 входы установки начального состо ни  которых соединены с выходом второго элемента ИЛИ 24, управл ющим входом регистра 27 пам ти и входом управлени  записью выходного регистра 31. Вход такто5 вого синхронизатора 26 подключен к входу коммутатора 9, а выход соединен с первым тактовым входом коммутатора 9 и через первый делитель 33 частоты соединен с вторым тактовым входом коммутатора 9, а также с Ха ктовыми входами регистра 10 проверочных символов, регистра 11 информационных символов, дополнительного регистра 14, анализаторов 13i-13n и 16i-16n синхро- посылок первой и второй групп анализаторов соответственно, регистра 19 обнаружени  ошибок, опорных датчиков 2СИ-20п синхропосылок, первого 29 и второго 28 регистров задержки, входом второго делител  34 частоты, выход которого подключен к тактовому входу выходного регист- ра31.

Устройство работает следующим образом .

Генератор 7 тактовых частот вырабатывает последовательность тактовых импульсов с частотой следовани  импульсов равной скорости передачи информационных символов, которые поступают на тактовый вход источника 6 информации с первого выхода генератора 7 тактовых частот. Поступающие на тактовый вход источника 6 информации импульсы  вл ютс  дл  него импульсами запроса выдачи информационных символов. При поступлении каждого очередного импульса на тактовый вход источника 6 информации, он выдает очередной символ информации (О или 1), который с выхода источника б информации поступает на информационный вход формирующего регистра 1. На тактовый вход формирующего регистра 1 поступает последовательность тактовых импульсов с первого выхода генератора 7 тактовых частот . Под воздействием тактовых импульсов информационные символы, поступающие на вход формирующего регистра 1 продвигаютс  по его  чейкам и после соответствующей задержки в формирующем регистре 1 поступают в его выхода на первый вход коммутатора 5.

Одновременно формируетс  последовательность проверочных символов путем суммировани  по модулю два информационных символов, поступающих на входы первого сумматора 2 по модулю два с выходов соответствующих разр дов формирующего регистра 1. Последовательность проверочных символов с выхода первого сумматора 2 по модулю два поступает на первый вход второго сумматора 4 по модулю два. С первого выхода генератора 7 тактовых частот последовательность тактовых импульсов поступает также на тактовые входы датчиков 3i-3n синхропосылок, под воздействием которых каждый из датчиков синхропосылок периодически вырабатывает одну из п синхропоследовательно- стей с хорошими автокоррел ционными и взаимокоррел ционными свойствами.

Период повторени  каждой синхропо- сылки задаетс  тактовыми импульсами, поступающими с второго выхода генератора 7 тактовых частот на входы установки началь- ного состо ни  датчиков синхропосылок . Частота следовани  этих импульсов меньше частоты следовани  тактовых импульсов , вырабатываемых на первом выходе генератора 7 тактовых частот в число раз,

0 равное числу элементов синхропосылки N. Частота следовани  импульсов, выдаваемых генератором 7 тактовых частот на его третьем выходе, превышает частоту следовани  импульсов, поступающих с второго

5 его входа в logan раз. Последовательность тактовых импульсов с третьего выхода генератора 7 тактовых частот поступает на вход запроса символов служебной информации датчика 8 служебной информации. При по0 ступлении на этот вход тактового импульса датчик 8 служебной информации выдает очередной символ служебной информации на вход преобразовател  23 последовательного кода в параллельный. После выдачи

5 датчиком 8 служебной информации logan символов служебной информации преобразователь 23 последовательного кода в параллельный при подаче на его вход управлени  считыванием тактового импуль0 са с второго выхода генератора 7 тактовых частот выдает на своих выходах 1од2Л двоичных символов служебной информации в па- раллельном коде. Этот код выдаетс  преобразователем 23 до поступлени  на его

5 вход очередных logzn символов служебной информации, которые выдаютс  на выход преобразовател  23 после прихода на его вход управлени  считыванием очередного тактового импульса и т.д.

0 Символы служебной информации поступают с выхода преобразовател  23 в парал- лельном коде на управл ющие входы мультиплексора 22, который в зависимости от конкретной (одап-разр дной кодовой

5 комбинации из символов информации пропускает на свой выход элемента синхропосылки , выдаваемые одним из п датчиков синхропосылок. Таким образом, устанавливаетс  однозначное соответствие между

0 конкретным logan-разр дным кодом, образованным символами служебной информации , и номером синхропосылки, поступающей с выхода мультиплексора 22 на второй вход сумматора 4 по модулю два.

5 В сумматоре 4 по модулю два осуществл етс  сложение по модулю два элементов проверочной последовательности, поступающих с выхода первого сумматора 2 по модулю два и элементов синхропосылки, поступающих на второй вход сумматора 4 по

модулю два с выхода мультиплексора 22. С выхода сумматора 4 по модулю два суммарна  последовательность поступает на второй вход коммутатора 5, который поочередно выдает в канал св зи информа- ционные символы с выходы формирующего регистра 1 и элементы суммарной последовательности с выхода сумматора 4 по модулю два. Работой коммутатора 5 управл ет последовательность импульсов типа манд- ра, поступающа  на управл ющий вход коммутатора 5 с четвертого выхода генератора 7 тактовых частот. Период повторени  этих импульсов равен периоду следовани  информационных символов. Коммутатор 5 вы- дает на выход в течение первого полупериода меандра информационный символ, а в течение второго полупериода - символ (элемент) суммарной последовательности . Таким образом, частота следова- ни  передаваемых канальных элементов вдвое превышает частоту следовани  информационных символов (скорость их передачи ).

Последовательность символов с выхода коммутатора 5 передаетс  по каналу св зи и поступает далее на информационный вход коммутатора 9, работающего синхронно и синфазно с коммутатором 5, и на вход тактового синхронизатора 26. Если коммутатор 5 представл ет собой преобразователь параллельного кода в последовательный, то коммутатор 9 выполн ет обратную операцию , преобразу  последовательный двоичный код в параллельный двухразр дный код, один из р дов которого соответствует информационному символу, а второй - символу суммарной последовательности. В предлагаемом устройстве коммутатор 9 выполнен в виде двухразр дного последова- тельно-параллельного регистра, в котором производитс  последовательна  запись в  чейки регистра поступающих канальных символов и параллельное считывание записанной информации.

Синфазна  работа обоих коммутаторов, а также прием информационных символов и выделение символов служебной информации осуществл етс  следующим образом.

Тактовый синхронизатор 26 вырабаты- вает последовательность тактовых импульсов , следующих с частотой, равной частоте следовани  канальных символов. Подстройка моментов выдачи тактовых импульсов

осуществл етс  по принимаемым символом (сигналами). С выхода тактового синхронизатора 26 последовательность тактовых импульсов поступает на вход первого делител  33 частоты на два и первый тактовый вход коммутатора 9 На информационный вход

5 0

5 0 5 0 5

0

5

коммутатора 9 из канала св зи поступает последовательность канальных символов, которые продвигаютс  по  чейкам регистра-коммутатора 9 в моменты, задаваемые тактовыми импульсами, поступающими на первый тактовый вход коммутатора 9 и с выхода тактового синхронизатора 26. С выхода первого делител  33 частоты последовательность тактовых импульсов с частотой следовани , равной скорости передачи информационных символов (т.е. вдвое меньшей частоты следовани  канальных символов), поступает на второй тактовый вход коммутатора 9, который  вл етс  входом управлени  считыванием информации из  чеек регистра коммутатора 9.

Таким образом, при поступлении на вход коммутатора 9 очередных двух канальных символов происходит параллельное считывание этих символов и выдача их на выход коммутатора 9. При этом в случае правильной фазы работы коммутатора 9 информационные символы направл ютс  в регистр 11 информационных символов, а символы суммарной последовательности - в регистр 10 проверочных символов. Под воздействием тактовых импульсов, поступающих на тактовые входы регистров 10 и 11 с выхода делител  33, информационные символы продвигаютс  по  чейкам регистра 11 информационных символов, а символы суммарной последовательности - по  чейкам регистра 10 проверочных символов и с выхода регистра 10 поступают на третий вход первого сумматора 12 по модулю два, на первый и второй вход которого поступают информационные символы с выходов соответствующих разр дов регистра 12.

На выходе первого сумматора 12 по модулю два выдел етс  при одном одна из п переданных синхропосылок, котора  подаетс  далее на входы анализаторов 13i-13n синхропосылок первой группы, каждый из которых представл ет собой последовательно соединенные дискретный согласованный с соответствующей синхропосылкой фильтр 35 и пороговое устройство 36. В момент окончани  синхропосылки на выходе соответствующего дискретного согласованного фильтра 37 формируетс  выходное на- пр жение большого уровн , которое вызывает срабатывание порогового устройства 38 и формирование на его выходе импульса опознани  соответствующей синхропосылки.

Таким образом на выходах первой группы анализаторов 13i-13n формируетс  в момент окончани  синхропосылки унитарный код, один из разр дов которого единица, а остальные нули Этот код подаетс  на входы регистра 27 пам ти и входы элемента ИЛИ 24. На выходе элемента ИЛИ 24 формируютс  импульсы цикловой синхронизации в моменты окончани  любой из п возможных переданных синхропосылок. С выхода элемента ИЛИ 24 импульсы цикловой синхронизации подаютс  на входы установки начального состо ни  опорных датчиков 20i-20n синхропосылок и вход управлени  записью регистра 27 пам ти, в котором происходит запоминание унитарного кода, поступающего на его входы до прихода очередного импульса цикловой синхронизации, когда происходит перезапись очередного унитарного кода.

Унитарный код с выходов регистра 27 пам ти поступает на входы преобразовател  30 унитарного кода в параллельный двоичный код, соответствующий передаче конкретной синхропосылки (одной из п), т.е. п - разр дный унитарный код преобразуетс  преобразователем 30 в 1од2П-разр дный двоичный код, представл ющий собой символы служебной информации. Выходы преобразовател  30 подключены к соответствующим входам параллельно-последовательного выходного регистра 31, поэтому в момент подачи импульса цикловой синхронизации на вход управлени  записью выходного регистра 31 происходит запись двоичного кода в  чейки этого регистра , тактовый вход которого подключен к выходу второго делител  34 частоты. Частота следовани  тактовых импульсов с выхода делител  36 определ ет частоту выдачи символов служебной информации с выхода регистра 31, так как под действием этих импульсов осуществл етс  последовательный вывод символов служебной информации из выходного регистра 31. Дл  равномерной периодической выдачи символов служебной информации коэффициент делени  второго делител  36 должен быть равен N/Iogzn, где N - число символов в синхропосылке, так как за врем  передачи синхропосылки из N символов передаетс  logan символов служебной информации. Другими словами, скорость передачи символов служебной информации в Iog2n раз превышает частоту следовани  импульсов цикловой синхронизации.

Последовательность символов, поступающих на входы второй группы анализатора 16i-16n синхропосылок с выхода четвертого сумматора 15 по модулю два при правильной фазе коммутации коммутатора 9,  вл етс  случайной и. следовательно, не приводит к формированию импульсов опознани  синхропосылок на выходе первого элемента ИЛИ 25, объедин ющего выходы

второй группы анализаторов синхропосылок . Сами же анализатора 16i-16n идентичны соответствующим анализаторам синхропосылок. В случае непра- 5 вильной фазы коммутации коммутатора 9 информационна  последовательность направл етс  из коммутатора 9 в регистр 10 проверочных символов, а суммарна  последовательность - в регистр 11 информацион0 ных символов. При этом одна из п синхропосылок выдел етс  на выходе четвертого сумматора 15 по модулю два, а на выходе первого сумматора 12 выдел етс  некотора  случайна  последовательность

5 символов. Импульс опознани  синхропосылки формируетс  в этом случае на выходе одного из анализаторов второй группы. Так как выходы анализаторов 16i- 16п второй группы объединены первой схе0 мой ИЛИ 25, то при неправильной фазе коммутации коммутатора 9 и передачей любой из п синхропосылок импульса цикловой синхронизации формируетс  на выходе первого элемента ИЛИ 25, что свидетельст5 вует об обратной фазе коммутации коммутатора 9 и, следовательно, о необходимости изменени  этой фазы на противоположную. Дл  этого импульс цикловой синхронизации с выхода первого элемента ИЛИ 25 подает0 с  на вход коррекции фазы делени  делител  33 частоты на два. При этом измен етс  фаза выходных импульсов делител  33, и, следовательно, сдвигаютс  моменты считывани  канальных символов с выхода комму5 татора 9, что приводит к установлению правильной фазы коммутации коммутатора 9. Вход коррекции фазы делени  делител  33  вл етс  входом установки начального (нулевого) состо ни  делител  33, а им0 пульс цикловой синхронизации с выхода первой схемы ИЛИ 25 - импульсом сброса его в его состо ние.

После установлени  цикловой синхронизации декодирование сверточного кода

5 осуществл етс  следующим образом.

Опорные датчики 20i-20n синхропосылок фазируютс  импульсами цикловой синхронизации , поступающими на их входы установки начального состо ни  с выхода

0 второго элемента ИЛИ 24. Выходные синх- ропоследовательности, вырабатываемые датчиками 20i-20n, поступают на входы мультиплексора 32, который пропускает на свой выход ту из них, номер (код) которой

5 соответствует номеру (коду) синхропосылки , опознанной соответствующим анализатором синхропосылки 20i-20n. Двоичный код этой синхропосылки подаетс  на управл ющие входы мультиплексора 32 с Iog2n выходов преобразовател  30 унитарного кода в двоичный С выхода мультиплексора 32 соответствующа  синхропоследовэтель- ность поступает на второй вход второго сумматора 21 по модулю два., ,

Дл  правильного декодировани  эле- ментов сверточного кода информационна  последовательность, поступающа  с выхода регистра 11 информационных символов, и синхропоследовательность, поступающа  с выхода сумматора 12 по модулю два (иска- женные в общем случае помехами), задерживаетс  на длительность (врем  анализа) синхропосылки посредством регистров 28, 29 соответственно и подаютс  следующим образом: информационна  последователь- ность - на второй вход третьего сумматора 18 по модулю два, а синхропоследовательность - на первый вход второго сумматора 21 по модулю два. На выходе сумматора 21 по модулю два выдел етс  при этом направ- л юща  последовательность, состо ща  из одних нулей при отсутствии ошибок в передаваемой информации (канальных символах ). Если же имеютс  ошибки, то исправл юща  последовательность содер- жит единицы в определенном расположении , позвол ющем исправить ошибки.

С выхода сумматора 21 по модулю два исправл юща  последовательность поступает на вход регистра 19 обнаружени  оши- бок. При по влении единиц в разр дах регистра 19 обнаружени  ошибок, соединенных с входами элемента И 17, по вл етс  единица на выходе этого элемента и, следовательно, на первом входе третьего сумматора 18 по модулю два, соединенном с выходом элемента И 17. В этом случае ошибочно прин тый информационный символ , поступающий на второй вход третьего сумматора 18 по модулю два, замен етс  на противоположный в результате суммировани  его по модулю два с единицей, присутствующей на его первом входе, чем и достигаетс  исправление ошибок. Если же ошибка произошла при приеме символа суммарной последовательности, то после деманипул ции (сн ти ) синхропоследо- вательности в сумматоре 21 по модулю два формирующа с  на его выходе исправл юща  последовательность будет содержать лишь один единичный символ, который, продвига сь по  чейкам регистра 19 обнаружени  ошибок не вызывает формировани  единицы на выходе схемы И 17. Следовательно , ошибка в приеме символа суммарной последовательности не приводит к по влению ошибки в информационной последовательности символов. С выхода сумматора 18 по модулю два исправленна  информационна  последовательность выдаетс  потребителю.

(56) Авторское свидетельство СССР Мг 1019654,кл. Н 04 t 7/06, 1982.

Claims (1)

1. Формула изобретени 

   УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ И ПРИЕМА ДВОИЧНОЙ ИНФОРМАЦИИ, содержащее на передающей стороне информационный регистр сдвига, выходы соответствующих разр дов которого через первый сумматор по модулю два соединены с первым входом второго сумматора по модулю два, выход которого и выход информационного регистра соединены с входами коммутатора, а также датчик синхропосылок и датчик служебной информации , а на приемной стороне - коммутатор , выходы которого соединены соответственно с входами регистра проверочных символов и регистра информацией- ных символов, выходы соответствующих разр дов которого соединены с первым и вторым входами первого сумматора по модулю два, выход которого соединен с входами первой пары анализаторов синхропосылок и через первый регистр задержки - с первым входом второго сумматора по модулю два. выход которого соединен с входом регистра обнаруженных ошибок, выходы соответствующих раз5

   п 5 0 5

   р дов которого через элемент И соединены с первым входом третьего сумматора по модулю два, вход которого через второй регистр задержки соединен с выходом регистра информационных символов и входом дополлнительного регистра , выход которого соединен с первым входом четвертого сумматора по модулю два, к двум другим входам которого подключены выходы соответствующих разр дов регистра проверочных символов, выход которого соединен с третьим выходом первого сумматора по модулю два, а выход четвертого сумматора по модулю два соединен с входами второй пары анализаторов синхропосылок, выходы которых соединены с соответствующими входами первого элемента ИЛИ, а выходы первой пары анализаторов синхропосылок через второй элемент ИЛИ соединены с входом начального состо ни  опорного датчика синхропосылки, отличающеес  тем, что, с целью повышени  пропускной способности канала передачи служебной информации , на передающей стороне введены

   источник информации, п - 1 датчиков синх- ропосылок, мультиплексор, генератор тактовых частот и преобразователь последовательного кода в параллельный, при этом выходы п датчиком синхропосы- лок соединены с вторым входом второго сумматора по модулю два через мультиплексор , управл ющие входы которого се- одинены с выходом датчика служебной информации, вход запроса которого соединен с тактовым входом преобразовател  последовательного кода в параллельный и с первым выходом генератора тактовых частот , второй выход которого соединен с тактовыми входами источника информации , информационного регистра и п датчиков синхропосылок, входы установки начального состо ни  которых и вход управлени  считыванием преобразовател  последовательного кода в паралельный соединены с третьим выходом генератора тактовых частот, четвертый выход которого соединен с управл ющим входом коммута- 2с

   й Ю

   15

   20

   частоты, вход которого соединен с первым тактовым входом коммутатора и выходом тактового синхронизатора, вход которого соединен с информационным входом коммутатора , второй тактовый вход которого соединен с тактовыми входами регистра проверочных символов, регистра информационных символов, регистра обнаружени  ошибок, 2п анализаторов синхропосылок первой и второй группы, дополнительного регистра, первого и второго регистров задержки , п датчиков синхропосылок, выходом первого делител  частоты и входом второго делител  частоты, выход которого соединен с тактовым входом выходного регистра , вход управлени  записью которого соединен с управл ющим входом регистра пам ти, выходом второго элемента ИЛИ и входами установки начального состо ни  п датчиков синхропосылок, выходы которых через мультиплексор соединены с вторым входом второго сумматора по модулю два, выход первого сумматора по модулю два соединен с входами п - 2 анализаторов синхропосылок первой группы, выходы которых соединены с соответствующими входами второго элемента, ИЛИ кроме того,

   тора, а на приемной стороне введены п - 2 анализаторов синхропосылок первой группы , п - 2 анализаторов синхропосылок второй группы, п - 1 датчиков синхропосылок, первой и второй делители частоты, такто- зо ВЫХОДЫ п анализаторов синхропосылок вый синхрогенератор, мультиплексор, ре-первой группы через регистр пам ти сое- гистр пам ти, преобразователь унитарногодинены с входами преобразовател  уникода и параллельно-последовательный вы-тарного кода в двоичный, logan выходы ходной регистр, при этом выход четвертогокоторого соединены с соответствующими сумматора по модулю два соединен с вхо- 35 управл ющими входами мультиплексора и дами п - 2 анализаторов синхропосылоксоответствующими входами параллельно- второй группы, выходы которых через пер-последовательного выходного регистра, вый элемент ИЛИ соединены с входом кор-выход которого  вл етс  выходом служеб- рекции фазы делени  первого делител ной информации.

   б

   с

   Ю

   15

   0

   частоты, вход которого соединен с первым тактовым входом коммутатора и выходом тактового синхронизатора, вход которого соединен с информационным входом коммутатора , второй тактовый вход которого соединен с тактовыми входами регистра проверочных символов, регистра информационных символов, регистра обнаружени  ошибок, 2п анализаторов синхропосылок первой и второй группы, дополнительного регистра, первого и второго регистров задержки , п датчиков синхропосылок, выходом первого делител  частоты и входом второго делител  частоты, выход которого соединен с тактовым входом выходного регистра , вход управлени  записью которого соединен с управл ющим входом регистра пам ти, выходом второго элемента ИЛИ и входами установки начального состо ни  п датчиков синхропосылок, выходы которых через мультиплексор соединены с вторым входом второго сумматора по модулю два, выход первого сумматора по модулю два соединен с входами п - 2 анализаторов синхропосылок первой группы, выходы которых соединены с соответствующими входами второго элемента, ИЛИ кроме того,

   о ВЫХОДЫ п анализаторов синхропосылок первой группы через регистр пам ти сое- динены с входами преобразовател  унитарного кода в двоичный, logan выходы которого соединены с соответствующими 5 управл ющими входами мультиплексора и соответствующими входами параллельно- последовательного выходного регистра, выход которого  вл етс  выходом служеб- ной информации.

   2002374