SU1552394A1 - Устройство дл передачи и приема дискретных сообщений - Google Patents

Abstract

Изобретение относитс  к технике св зи. Цель изобретени  - повышение помехоустойчивости. Устройство содержит на передающей стороне источник 1 сообщений, регистр 2 сдвига, фазоразностные манипул торы 3 и 6, передатчик 4, генератор 5 несущей частоты, сумматор 7 по модулю два и блок синхронизации 8, а на приемной стороне приемник 9, два идентичных канала 10 обработки сигналов, состо щие каждый из фазового детектора 11, линии задержки 12 и блока выбора 13 минимума, многоканальный коммутатор 14, запоминающие устройства 15 и 25, дешифратор 16, ключ 17, регистр 18 сдвига, сумматор 19 по модулю два, коммутатор 20, декодеры 21 и 26, блок синхронизации 22, умножители 23 и 29 частоты на два, фазовый детектор 24, блоки задержки 27 и 28 и фазовращатель 30, а также линию св зи 31. Цель достигаетс  за счет обеспечени  обнаружени  и исправлени  определенных ошибок, возникающих на выходе фазового детектора 11 и декодера 21, при воздействии помех. 2 ил.

Description

1

(21)4385232/24-09

(22)29.02.88

(46) 23.03.90. Бюл. № 11

(71)Воронежский политехнический ин- ститут

(72)В.И.Ледовских

(53)621.391.23(088.8)

(56)Заездный A.M., Окунев Ю.Б., Рахович Л.М. Фазоразностна  модул ци  и ее применение дл  передачи дискретной информации. - М.: Св зь, 1967, с. 146, рис. 3-24 (передающа  часть), с. 97, рис. 2.31 (приемна  часть).

(54)УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ И ПРИЕМА ДИСКРЕТНЫХ СООБЩЕНИЙ

(57)Изобретение относитс  к технике св зи. Цель изобретени  - повышение помехоустойчивости. Устр-во содержит на передающей стороне источник 1 со общений , регистр 2 сдвига, фазораз- ностные манипул торы 3 и 6, передатчик 4, генератор 5 несущей частоты, сумматор 7 по модулю два и блок синхронизации 8, а на приемной стороне приемник 9, два идентичных канала 10 обработки сигналов, состо щие каждый из фазового детектора 11, линии задержки 12 и блока выбора 13 минимума , многоканальный коммутатор 14, запоминающие устр-ва 15 и 25, дешифратор 16, ключ 17, регистр 18 сдвига, сумматор 19 по модулю два, коммутатор 20, декодеры 21 и 26, блок синхронизации 22, умножители 23 и 29 частоты на два, фазовый детектор 24, блоки задержки 27 и 28 и фазовращатель 30, а также линию св зи 31. Цель достигаетс  за счет обеспечени  обнаружени  и исправлени  определенных ошибок, возникающих на выходе фазового детектора 11 и декодера 21, при воздействии помех. 2 ил.

i

(Л

СЛ СЛ ND

100

ф

Јь

Изобретение относитс  к технике св зи и может использоватьс  при построении систем передачи цифровой информации.

Цель изобретени  - повышение помехоустойчивости .

На фиг. 1 приведена структурна  электрическа  схема устройства; на фиг. 2 - временные диаграммы, по сн ющие его работу.

Устройство дл  передачи и приема дискретных сообщений содержит на передающей стороне источник 1 сообщений , регистр 2 сдвига, первый фа- зораэностный манипул тор 3, передатчик 4, генератор 5 несущей частоты, второй фазоразностный манипул тор 6, сумматор 7 по модулю два и блок 8 синхронизации, на приемной стороне - приемник 9, два идентичных канала 10 обработки сигналов, состо щие каждый из фазового детектора 11, линии 12 задержки и блока 13 выбора минимума , многоканальный коммутатор 14, первое запоминающее устройство (ЗУ) 15, дешифратор 16, ключ 17, регистр 18 сдвига, сумматор 19 по модулю два коммутатор 20, первый декодер 21, блок 22 синхронизации, первый умножи тель 23 частоты на два, фазовый детектор 24, второе ЗУ 25, второй декодер 26, первый 27 и второй 28 блоки задержки, второй умножитель 29 частоты на два, фазовращатель 30, а передатчик 4 и приемник 9 соединены чере линию 31 св зи.

Устройство работает следующим образом .

I

На передающей стороне информационный сигнал источника 1 сообщений, состо щий из символов 1 и О длительности Т (фиг. 2а), определ емой частотой импульсов на тактовом выходе блока 8 синхронизации (фиг. 26), представл етс  в виде пачек, состо щих из К символов (К 4), например из четного числа К 4 символов (фиг. 2а), и поступает на К-раэр цный регистр 2 сдвига, а после задержки в нем (фиг. 2в) - на вход фазоразност- ного манипул тора 3. Входы сумматора 7 по модулю два подключены к выходам четных разр дов регистра 2 (к выхода нечетных разр дов при нечетном К).

Выходные символы сумматора 7 формируютс  в моменты, определ емые импульсами на выходе синхронизации бло

0

5

0

0

5

5

ка 8 (фиг. 2г) с тактовой частотой F/K, и используютс  дл  манипул ции по фазе (на 0,90°) несущего колебани  генератора 5 в манипул торе 6. Манипул ци  осуществл етс  так, что при поступлении символа 1 с выхода сумматора 7 на вход манипул тора 6, начальна  фаза измен етс  на величину +90° или -90° относительно значени  фазы на предыдущем тактовом интервале, а при поступлении символа О сохран ет свое значение. В результате этого она может принимать два значени : О и 90 . Далее сигнал с выхода манипул тора 6 машшулируетс  по фазе (на 0, 180 ) выходным сигналом регист - ра 2 с тактовой частотой F в фазораз- ностном манипул торе 3. В результате в сигнал вводитс  основна  информаци  о передаваемых символах источника 1 сообщений с частотой F (фиг. 2в) и дополнительна  информаци  о четности или нечетности числа символов 1 на четных или нечетных позици х пачки с частотой F/K (фиг. 2д). В передатчике 4 сигнал усиливаетс , переноситс  в нужный диапазон частот и передаетс  по линии св зи.

На приемной стороне информационный сигнал с выхода приемника 9 поступает на информационные входы двух каналов 10 обработки сигналов, отличающихс  сигналами, поступающими на их сигнальные входы. На сигнальный вход первого канала 10 подаетс  несуща  частота с первого выхода блока 22 синхронизации непосредственно, а на сигнальный вход второго канала 10 - со сдвигом на.

90 через фазовращатель 30. i

Таким образом, при поступлении очередной пачки информационных сигналов длительности КТ правильное фазовое детектирование сигналов в пачке осуществл етс  только в одном из каналов (фазовый детектор 11). Временное положение символов на выходах фазовых детекторов 11 показано на фиг. 2е. Определение номера такого канала производитс  по результатам фазового детектировани  сигнала в фазовом детекторе 24. Удвоенный по частоте в умножителе 23 информационный.сигнал сравниваетс  в фазовом детекторе с удвоенной по частоте в умножителе 29 несущей . Если.на интервале времени КТ фазы этих сигналов совпадают, то на выходе фазового детектора 24 в момен

ты действи  импульсов на третьем выходе блока 22 синхронизации (фиг.2г) будет сформирован сигнал положительной пол рности,в противном случае - отрицательной пол рности. Положительность сигнала на выходе фазового детектора 24 свидетельствует о правильности детектировани  К символов основной информации в первом канале 10 обработки сигналов.

Выходной сигнал фазового детектора 24 фиксируетс  на врем  КТ в ЗУ 25 (фиг. 2ж) и подключает к выходам многоканального коммутатора 14 и коммутатора 20 соответственно сигнальны и информационный (фиг. 2з) выходы нужного канала.

По этому сигналу осуществл етс  декодирование дополнительной информа ции с тактовой частотой F/K в декодере 26 (фиг. 2ж) . При этом, если пол рности этого сигнала на смежных интервалах времени, равных КТ, одинаковы , то на выходе декодера 26 формируетс  символ О, а если противоположны - символ 1. Эта информаци  задерживаетс  на врем  Т в блоке 27 задержки (фиг. 2и), тактируемом импульсами с второго выхода блока 22 (фиг. 26), и поступает на один из сигнальных входов сумматора 19 по модулю два. Лини  12 задержки и блок 13 выбора минимума в каналах 10, выходы которых подключены к входам коммутаторов 14 и 20, а также блоки 15- 19 предназначены дл  обнаружени  и исправлени  определенных опшбок,возникающих на выходе фазового детектора 11 (и, следовательно, декодера 21) при воздействии помех.

Обнаружение ошибок осуществл етс  следующим образом. Выходные сигналы декодера 21 (фиг. 2з) поступают на (К + 1)-разр дный регистр 18, тактируемый импульсами с второго выхода блока 22 синхронизации. Выходы четных (нечетных при нечетном К) разр дов регистра 18 подключены к соответствующим сигнальным входам сумматора

19 по модулю два. Если число симво- Н.4

лов 1 на всех его сигнальных входах в момент действи  импульса на третьем выходе блока 22 (фиг. 2г) оказываетс  нечетным, то на его выходе (входе ключа 17) формируетс  импульс, свидетельствующий о наличии ошибки при детектировании пачки, состо щей из К символов. В момент действи  импульса

10

15

20 23946

на выходе блока 28 задержки (фиг.2к) в блоке 13 выбора минимума осуществл етс  выбор наименьшего (по абсолютному уровню) из К сигналов, действующих на соседних тактовых интервалах (например, 1-го сигнала, ,2,...,К). Номер этого сигнала запоминаетс  на врем , равное КТ, в ЗУ 15, а в дешифраторе 16 на двух из общего числа (К + 1) выходов формируютс  сигналы, которые через ключ 17 измен ют состо ни  i-ro и (i+1)-ro разр дов регистра 18 на противоположные. По шине регистр 18 - ключ 17, содержащей (К+1) каналов, на ключ 17 поступает информаци  об исходных состо ни х разр дов регистра. Полученные на выходе регистра 18 символы (фиг. 2л)  вл ютс  выходным сигналом устройства.

Claims (1)

1. Формула изобретени 

   20

   30

   35

   40

   Устройство дл  передачи и приема 25 дискретных сообщений, содержащее на передающей стороне источник сообщений, последовательно соединенные первый фазоразностный манипул тор и передатчик , последовательно соединенные генератор несущей частоты и блок синхронизации , тактовый выход которого подключен к тактовым входам источника сообщений, первого фазоразностного манипул тора и передатчика, а на приемной стороне - последовательно соединенные приемник и первый разовый детектор, первый декодер и блок синхронизации , первый выход которого соединен с сигнальным входом первого фазового детектора, второй его выход - с тактовыми входами первого фазового детектора и первого декодера, а выход синхронизации приемника подключен к входу блока синхронизации, отличающеес  тем, что, с целью повышени  помехоустойчивости, введены на передающей стороне последовательно соединенные регистр сдвига, сумматор по модулю два и второй фазоразностный манипул тор, выход которого подключен к сигнальному входу первого фазоразностного манипул тора, выход источника сообщений соединен с информационным входом регистра сдвн- 5 га, второй выход которого подключен к информационному входу первого фазоразностного манипул тора, тактовый выход блока синхронизации соединен г тактовым входом регистра сдвига, вы45

   0

   ход генератора несущей частоты подключен к второму входу второго фазо- разностного манипул тора, выход синхронизации блока синхронизации сое- динен с входами синхронизации сумматора по модулю два, второго фазораз- ностного манипул тора и передатчика, а на приемной стороне введены последовательно соединенные многоканаль- ный коммутатор, первое запоминающее устройство, дешифратор, ключ, регистр сдвига и сумматор по модулю два, коммутатор , фазовращатель, последовательно соединенные первый умножите 1ь частоты на два, второй фазовый детектор , второе запоминающее устройство , второй декодер и первый блок за- держки, второй блок задержки, второй умножитель частоты на два, последова- тельно соединенные лини  задержки и блок выбора минимума, выход первого фазового детектора подключен к информационному входу линии задержки, тактовые входы линии задержки и блока выбора минимума соединены с тактовым входом первого фазового детектора, причем первый фазовый детектор, пини  задержки и блок выбора минимума  вл ютс  первым каналом обработки сиг- налов, входом синхронизации, тактовым сигнальным и информационным входами которого  вл ютс  соответственно вход синхронизации блока выбора минимума, тактовые входы фазового детектора. линии задержки и блока выбора минимума , сигнальный вход первого фазового детектора и информационный вход первого фазового детектора, а информационным и сигнальными выходами которого  вл ютс  соответственно второй выход линии задержки и выходы блока выбора минимума, а также второй канал обработки сигналов, идентичный первому, информационные выходы первог о и ито- рого каналов обработки сигналов соединены соответственно г первым и вторым входами коммутатора, которого подключен к информационному входу первого декодера, выход первого декодера соединен с входом ре- 1истра сдвига, управл ющие вмходы которого потнчючены к управл ющим рходлм , второй выход бпока синхронизации соединен с т чкт тыми входами первого блока адерлг ч, второго канала обработки сигналов и регистра сдвига, второй выход которого  вл етс  информационным выходом устройства , первый в 1хоч Стока синхронизации соединен е входом фазовраттел , выход КОТОрО О ГЬ ДЧЛПче К СИГШПЬНмМу

   входу второго кап лл обработки «.нмп- лоч ч входом второ о умноч .теп  частоты на два, выход которого подключен к второму входу вторгм о фазового детектор,1, выход приемни.   соединен с информационным входом второго канала обргботки сигналов и с входом первого умножитеч  чтсготч на два, выход второго запоминающего у тронст- ва подключ 1 ч к входу многоканального коммутатора и к гротьему вход-,- коммутатора , выход первого блока соединен с вторым входом сумматора по модулю два, выход которого подключен к второму входу ключа, а ретий выход блока i инхропизации СОРДИНРЧ с тактовыми входами сумматора по модулю два, второго фазового детектора, второго запоминающего уотройстга и второго декодера и с вход М второго блока задержки, выход которого подключен к второму входу первого запоминающего устройства и к входам синхронизации первого и второго каналов обработки сигналов, сигнальные выходы которых соединены i оотвртгтвуюп ит:и сигнальными ,лми многокан игмюго коммутатора .

   Рие.2