SU1298942A2 - Устройство дл передачи и приема дискретной информации - Google Patents

Abstract

Изобретение относитс  К радиотехнике . Цель изобретени  - повышение достоверности приема дискретной информации. Устр-во содержит на передающей стороне вычитающий счетчик 1, дешифратор 2, элемент ИЛИ 3, регистр сдвига 4 с цепью обратной св зи , блок задержки 5, блок совпадени  6, инвертор 7 и триггер 8, а на приемной стороне - регистр сдвига 9 с цепью обратной св зи, сумматор 10 по модулю два, блок сравнени  11, триггер управлени  12, блок 13 сумматоров по модулю два, элементы И 14, ИЛИ 15, суммирующий счетчик 16, промежуточный накопитель 17, инверторы 18, 19, счетчики 20, 21, блоки задержки 22, 23, элементы ИЛИ 24-26. Блок сравнени  11 состоит из сумматоров 27, 28, элемента ИЛИ 29 и инвертора 30. Введением блоков 13, 19, 2,1, 23-26 устран етс   вление обратной работы, в результате чего повышаетс  достоверность приема. 1 нл. i СЛ г кэ

Description

Изобретение относитс  к радиотехнике , может быть использовано дл  передачи дискретных сообщений с высокой скоростью и достоверностью и  вл етс  усовершенствованием изобретени  по авт. св. № 642867.

Целью изобретени   вл етс  повышение достоверности приема дискретной информации.

На чертеже приведена структурна  электрическа  схема устройства дл  передачи и приема дискретной информации ..

Устройство дл  передачи и приема дискретной информации содержит на передающей стороне вычитающий счетчик 1, дешифратор 2, элемент ИЛИ 3, регистр 4 сдвига с цепью обратной св зи, блок 5 задержки, блок 6 совпадени , инвертор 7 и триггер 8, на приемной стороне - первый регистр 9 сдвига с цепью обратной св зи, сумматор 10 по модулю два, блок 11 сравнени , триггер 12 управлени , блок 13 сумматоров по модулю два, элемент И 14, элемент ИЛИ 15, суммирующий счетчик 16, промежуточный накопитель 17, инвертор 18, дополнительный инвертор 19, счетчик 20 и дополнительный счетчик 21, блок 22 задержки и дополнительный блок 23 задержки,первый , второй и третий дополнительные элементы ИЛИ 24-26, причем блок 11 сравнени  состоит из сумматоров 27

15

N должно удовлетвор ть иеравеистпу N 2 -1, где п - длина комбинации первичного кода. Быстрые тактовые им пульсы с выхода блока 6 совпадени 

5 поступают на счетный вход вычитающего счетчика 1 и параллельно через элемент ИЛИ 3 на тактовый вход регистра 4 сдвига. Быстрые тактовые импульсы подаютс  до тех пор, пока

О вычитающий счетчик 1 не установитс  в нулевое состо ние. При этом сработает дешифратор 2 нулевого состо ни  сигнал с выхода которого поступает на вход триггера 8 и устанавливает его в нулевое состо ние, что приводит к закрытию блока 6 совпадени  и прекращению поступлени  быстрых тактовых импульсов на счетный вход вычитающего счетчика 1 и на тактовый

20 вход регистра 4 сдвига.

Таким образом, количество поступивших на регистр 4 сдвига быстры,х тактовых импульсов зависит от того,

25 кака  комбинаци  первичного кода была записана в вычитающий счетчик 1. . Под действием этих быстрых тактов за врем  , не превышающее периода номинальной тактовой частоты (длитель

30 ности одной элементарной посылки), производитс  сдвиг фазы, формируемой в регистре 4 сдвига псевдослучайной последовательности (ПСП), на число шагов, равное дес тичной цифре, сооатной св зи.

и 28, элемента ИЛИ 29 и инвертора 30,35 ответствующей двоичной комбинации второй регистр 31 сдвига.с цепью об- первичного кода. Под действием тактовых импульсов номинальной частоты,

поступающих на вход элемента ИЛИ 3

Устройство дл  передачи и приема дискретной информации работает еле- 0 дующим образом.

Рассмотрим случай отсутстви  обратной работы. По команде в вычитающий счетчик 1 параллельным кодом Принимаема  из канала последо- происходит запись комбинации первмч- 5 тельность поступает на вход первои далее на тактовый вход регистра 4 сдвига, производитс  выдача в канал св зи через блок 5 задержки ПСП с но вой фазой.

ного кода. Если записанна  комбина- да  отличаетс  от нулевой, то на выходе дешифратора 2 по витс  нуль, который инвертируетс  инвертором 7 и устанавливает триггер 8 в состо - 50 ние 1. Сигнал с выхода триггера 8 поступает на вход блока 6 совпадени , который открываетс  и пропускает быстрые тактовые импульсы, частота слего регистра 9 сдвига и на первый вход сумматора 10 по модулю два, на второй вход которого подаетс  последовательность , формируема  первым регистром 9 сдвига. Если из канала поступает ПСП, не содержаща  ошибок, то с выхода сумматора 10 по модулю два через инвертор 18 на счетный вход счетчика 20 поступает последовательность

довани  которых не менее чем в N раз 5 . При наличии в принимаемой по- превьш1ает номинальную частоту, где следовательности зачетного участка N - выраженна  в числе элементов дли- длиной (где k - емкость счет- на комбинации вторичного кода, пе- чика 20, п - количество разр дов пер- редаваемого в канал св зи. Значение вого регистра 9 сдвига), не содержа

N должно удовлетвор ть иеравеистпу N 2 -1, где п - длина комбинации первичного кода. Быстрые тактовые импульсы с выхода блока 6 совпадени 

поступают на счетный вход вычитающего счетчика 1 и параллельно через элемент ИЛИ 3 на тактовый вход регистра 4 сдвига. Быстрые тактовые импульсы подаютс  до тех пор, пока

вычитающий счетчик 1 не установитс  в нулевое состо ние. При этом сработает дешифратор 2 нулевого состо ни , сигнал с выхода которого поступает на вход триггера 8 и устанавливает его в нулевое состо ние, что приводит к закрытию блока 6 совпадени  и прекращению поступлени  быстрых тактовых импульсов на счетный вход вычитающего счетчика 1 и на тактовый

вход регистра 4 сдвига.

Таким образом, количество поступивших на регистр 4 сдвига быстры,х тактовых импульсов зависит от того,

кака  комбинаци  первичного кода была записана в вычитающий счетчик 1. Под действием этих быстрых тактов за врем  , не превышающее периода номинальной тактовой частоты (длитель ности одной элементарной посылки), производитс  сдвиг фазы, формируемой в регистре 4 сдвига псевдослучайной последовательности (ПСП), на число шагов, равное дес тичной цифре, со Принимаема  из канала последо- тельность поступает на вход первои далее на тактовый вход регистра 4 сдвига, производитс  выдача в канал св зи через блок 5 задержки ПСП с новой фазой.

Принимаема  из канала последо- тельность поступает на вход первого регистра 9 сдвига и на первый вход сумматора 10 по модулю два, на второй вход которого подаетс  последовательность , формируема  первым регистром 9 сдвига. Если из канала поступает ПСП, не содержаща  ошибок, то с выхода сумматора 10 по модулю два через инвертор 18 на счетный вход счетчика 20 поступает последовательность

щего ошибок, происходит запотгнение счетчика 20. В противном случае кажда  единица с выхода сумматора 10 по модулю два поступает через элемент ИЛИ 26 .на вход Сброс счетчика 20 и .устанавливает его в исходное состо ние

При заполнении счетчика 20 сигнал с его выхода через второй дополнительный элемент ИЛИ 25 поступает на установочный вход триггера 12 управлени  в единичное состо ние и через блок 22 задержки и элемент ИЛИ 26 на вход Сброс счетчика 20 в исходное нулевое состо ние.

Триггер 12 управлени , установлен ный в состо ние 1, выдает сигнал с пр мого выхода на вход элемента И 14 открывает его и через него начинают поступать быстрые тактовые импульсы на счетный вход суммирующего счетчика 16 и через элемент ИЛИ 15 на вход второго регистра 31 сдвига, где производитс  сдвиг ранее прин той ПСП относительно принимаемой. Сдвиг осуществл етс  до совпадени  фаз указан ных последовательностей, при этом на входах сумматоров 27 и 28 блока 11 сравнени  имеют место одинаковые комбинации , поэтому на их выходах будут нули, на выходе элемента ИЛИ будет также нуль, который через инвертор 30 поступает на другой вход триггера 12 управлени  и устанавливает его в нулевое состо ние. Сигнал с инверсного выхода триггера 12 управлени  производит считьгеание показаний -суммирующего счетчика 16. Информационна  комбинаци  с его выхода передаетс  в промежуточный накопитель 17, обеспечивающий синхронную вьщачу информации потребителю.

,

Показани  суммирз ющего счетчика 16 представл ют собой, комбинацию первичного кода, введенную на передаче, - котора  вы вл етс  на приеме путем

личаютс  фазы соседних последовательно передаваемых ПСП. После вьщачи информации потребителю устройство на приемной стороне возвращаетс  в исходное состо ние.

При наличии обратной работы с выхода канала св зи на первый регистр 9 сдвига поступает инвертированна  последовательность, при этом если она не содержит ошибок, то с выхода сумматора 10 по модулю два на вход дополнительного счетчика 21

5 .

О

5 , 20

25

30

35

40

-

50

55

поступает сери  единиц. При наличии зачетного участка инвертиропаш1ых, но безошибочных символов, происходит заполнение дополнительного счетчика 21, с выхода которого сиг нал через второй дополнительный элемент НИИ 25 устанавливает триггер 12 управлени  в единичное состо ние. Далее декодирование информационной комбинации производитс  так же, как и в предыдущем случае, с той разницей, что с выхода дополнительного счетчика 21 единичный сигнал подаетс  на управл ющий вход блока 13 сумматоров по модулю два, на выходах которого формируетс  инвертированна  комбинаци , т.е. устран етс   вление обратной работы. Люба  ошибка в принимаемой последовательности вызывает по вление нулевого сигнала на выходе сумматора 10 по модулю два, который через дополнительный инвертор 19 и первый дополнительньш элемент ИЛИ 24 производит сброс дополнительного счетчика 21. При заполнении дополнительного счетчика 21 его сброс производитс  через дополнительный блок 23 задержки и дополнительный элемент ИЛИ 24.

Claims (1)

1. Формула изобретени  Устройство дл  передачи и приема дискретной информации по авт. ев-. № 642867, отличающеес  тем, что, с целью повышений достоверности приема дискретной информации , на приемной стороне введены последовательно соединенные дополнительные инвертор, первый элемент ИЛИ, счетчик и блок задержки, а также второй и третий дополнительные элементы ИЛИ и блок сумматоров по модулю два, при этом выход сумматора по модулю два подключен к объединенным входам дополнительного инвертора и дополнительного счетчика, выход которого и выход счетчика подключены к единичному входу триггера управлени  через второй дополнительный элемент ИЛИ, выходы соответствующих разр дов первого регистра сдвига с цепью обратной св зи подключены к соответствующим входам блока сравнени  через блок сумматоров по модулю два, к управл ющему входу которого подключен выход дополнительного счетчика , а выход сумматора по модулю два и выход блока задержки подключены к входу Сброс счетчика через третий дополнительный элемент ИЛИ.