SU1030989A2 - Устройство дл приема самосинхронизирующейс дискретной информации - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ ПРИЕМА САМОСИНХРОНИЗЙРУЮЙЩЙСЯ ДИСКРЕТНОЙ ИНФОРМАЦИИ ПО авт. св. 836814, о тл и ч а ю щ е е с   тем, что, с целью повышени  достоверности приема, в него введены логический блок, блок исправлени  ошибок и блок обнаружени  ошибок, причем выходы регистра сдвига соединены с соответствую- (цими входами блока коммутации через одни вход блока исправлени  ошибок, другие входы которого соединены с выходами накопител  выход селек- .тора синхросигнала подключен ,к управл ющему входу блока коммутации через первый вход логического блока, в;горой и третий входы которого соединены соответственно с другим выходом селектора синхросигнала и выходом , блока обнаружени  о(аибок, входы которого соединены с выходами регистра сдвига. 2. Устройство по п. 1, о т л и ч а ю щ ее с   тем, что селектор Иг синхросигнала состоит из элемента orW и элемента ЛОГИЧЕСКИЙ ПОРОГ, причем входы элементов И и ЛОГИЧЕСКИЙ ПОРОГ к-|С объединены и  вл ютс  входами селектора синхросигнала, а их выходы выходами селектора синхросигнала.

Description

00

со Изобретение относитс  к средствам св зи. По основному авт. св. ( 836814 известно устройство дл  приема самосинхрониэирующейс  дискретной информации , содержащее блок коммутации, регистр сдвига, селектор синхросигнала , накопитель, блок обработки сиг налов и приемник, вход которого соединен с входом блока обработки сигналов , выход приемника подключен к выходу накопител  выходы регистра сдвига соединены с соответствующими входами блока коммутации, входы декодера соединены с соответствующими выходами блока кокмутации, вход регистра сдвига соединен с выходом эле мента пам ти, входы которого соединены с соответствукнцими выходами блока обработки сигналов, выходы на копител  соединенны с соответствующи ( МИ входами селектора синхросигнала, выход которого подключен к управл ю щему входу блока коммутации l3. Однако в известном устройстве не достаточна  достоверность приема-. , Цель изобретени  - повышение достоверности приема. Дл  этого в устройство введены логический блок, блок исправлени  ошибок и блок обнаружени  ошибок, причем выходы регистра сдвига соединены с соответствукицими входами блок коммутации через одни входы блока исправлени  ошибок, другие входы которого соединены с выходами накопи тел , выход селектора синхросигнала подключен к управл ющему входу блока коммутации через первый вход, логического блока, второй и третий входы которого соединены соответственно с другим выходом селектора синхросигнала и выходом блока обнаружени  ошибок, входы которого соединены с выходами регистра сдвига. При этом селектор синхросигнала состоит из элемента И и элемента ЛОГИЧЕСКИЙ ПОРОГ, причем входы элементов И и ЛОГИЧЕСКИЙ ПОРОГ объединены и  вл ютс  входами селектора синхросигнала, а их выходы - выходами селектора синхросигнала. На фиг. 1 изображена структурна  электрическа  схема предложенного .устройства; на фиг. 2 - схема логического блока; на фиг. 3 - диаграммы, по сн ющие работу. Устройство содержит блок 1 комму тации, регистр 2 сдвига, селектор 3 синхросигналу, накрпитель 4, блок 5 обработки сигналов, приемник б, эле мент 7 пам ти, декодер 8, логически блок 9, блок 10 обнаружени  ошибок, блок 11 исправлени  ошибок. Селекто синхросигнала состоит из элемента И 12 и элемента ЛОГИЧЕСКИЙ ПОРОГ 13 Блок 11 состоит из сумматоров 14 по модулю два с отрицанием. Логический блок 9 состоит из элементов И 15-17, элемента ИЛИ 18, элемента И 19. Устройство дл  приема самосинхронизирук цейс  дискретной информации работает следук цим образом. В линию св зи поступает самосинхрбнизируквда  импульсна  троична  последовательность |2 I, сформированна  на передатчике из двоичной последовательности (фиг. 3), содержащей четное число единиц, по следующему закону Xj, a,- . у, где ,й соответствует пор дковому номеру значащего характеристического момента модул цией передаваемого сигнала, . В канале св зи посредовательность 2;) искажаетс  и поступает на вход приемника б И блока 5 обработки сигналов (фиг. 30). В приемнике 6 происходит выделение фронтов приход щего сигнала. На выходе приемника 6 (фиг. 36) формируютс  импульсы заданной длительности , которые подаютс  на вход накопител  4. При окончании записи рабочей кодовой комбинации в накопитель 4, селектор 3 синхросигнала фиксирует ее и вьщает со своих выходов единичный логический сигнал разрешени  выдачи информации. При отсутствии искгокений границ посылок поступающей из канала св зи последовательности , единичные сигналы по вл ютс  как на выходе элемента И 12 селектора 3 синхросигнала, так и на выходе элемента ЛОГИЧЕСКИЙ ПОРОГ 13. При попадании или значительном сдвиге во времени какого-либо одного фронта поступающей из канала последо:вательности составл ница  выдел етс  селектором по (11-1) импульсам,где И - число фронтов (границ посылок), и разрешающий единичный сигнал по вл етс  только на выходе элемента ЛОГИЧЕСКИЙ ПОРОГ 13. При попадании или сдвиге во времени более чем двух фронтов в принимаемой последовательности , синхронизирующа  составл юща  сигнала селектором 3 синхросигнала не вы вл етс , и на выходах элемента И 12 и элемента ЛОГИЧЕСКИЙ ПОРОГ 13 сигналы разрешени  отсутствуют . Блок 5 обработки сигналов выдел ет в принимаемой последовательности положительные и отрицательные посылки. На одном выходе блока 5 (фиг. 32.) импульс по вл етс  при наличии положительной посылки в самосинхронизирующейс  последовательности , а на другом выходе блока 5 . (фиг. 3() - при наличии отрицательной посылки. Сигналы с обоих выходов поступают соответственно на S и R входы элемента 7 пам ти, выполненного наЯ-5 триггере. С выхода элемента 7 пам ти (фиг. 36) двоична  информационна  последовательность поступает на вход регистра 2 сдвига. С параллельных выходов регистра 2 сдвига сигнал поступает на входы блока 10 обнаружени  ошибок и блока 11 исправлени  ошибок. Блок 10 обнаружени  ошибок вьшолнен в виде сумматора по модулю два. При обнаружении одной (или другого нечетного числа ) ошибки на выходе блока 10 по вл етс  единичный сигнал, при отсутствии обнаруженных ошибок - нулевой сигнал. Сигнал с выхода блока 10 обнаружениг. ошибок поступает на вход логического блока 9. Разрешающий сигнал с выхода логического блока 9 (фиг. Зб) поступает на управл к ций вход блока коммутации лишь в двух случа х, а именно: либо когда ошибок не обнаружено, либо когда обнаружена одна ошибка как в блоке 10, так и в накопителе 4.

При отсутствии ошибок записанна  в регистр 2 сдвига двоична  информаци  в виде параллельного кода с параллельных выходов через блок 11, не измен  сь, поступает на один из входов блока 1 (фиг. 3d), В момент вы влени  синхронизирующей составл ющей сигнала на управл ющий вход блока 1 с выхода логического блока 9 поступает разрешающий сигнал, по которому производитс  запись информации в декодер 8.

При обнаружении одной ошибки селектором 3 синхросигнала и блоком 10 логический блок. 9 также выдает со своего выхода разрешающий сигнал на управл ющий вход блока 1. Однако на одном из входов блока 11 (фиг, Зж) отсутствует единичный сигнал. Поэтому при прохождении двоичной информации от регистра 2 сдвига через блок 11 в том двоичном разр де, где обнаружена ошибка, происходит изменени знака, т.е. исправление ошибки . (фиг. Зу) .

Таким образом, в предложенном устройстве повышаетс  достоверность приема, так как производитс  оценка качества принимаемого сигнала (по искажени м фронтов помылок).

1 t t I О I О i 1 Т Q i g ГТ1

Фш.З

Claims (2)

1. УСТРОЙСТВО ДЛЯ ПРИЕМА САМОСЙНХРОНИЗИРУЮЩЕЙСЯ ДИСКРЕТНОЙ ИНФОРМАЦИИ по авт. св. » 836814, о т ',л й ч а ю щ е е с я тем, что, с целью повышения достоверности приема, в него введены логический блок, блок исправления ошибок и блок обна ружения ошибок, причем выходы регистра сдвига соединены с соответствую- щими входами блока коммутации через одни входы блока исправления ошибок, другие входа которого соединены с выходами накопителя выход селек— · .тора синхросигнала подключен .к управляющему входу блока коммутации через первый вход логического блока, второй и третий входа которого соединены соответственно с другим выходом селектора синхросигнала и выходом. блока обнаружения ошибок, входа которого соединены с выходами регистра сдвига.

2. Устройство по п. 1, о т л и ч а ю щ ее с я тем, что селектор синхросигнала состоит из элемента И й элемента ЛОГИЧЕСКИЙ ПОРОГ, причем входа элементов И и ЛОГИЧЕСКИЙ ПОРОГ объединены и являются входами селектора синхросигнала, а их выходы выходами селектора синхросигнала.

1 1030989