SU873437A1 - Устройство дл приема информации по двум параллельным каналам св зи - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ПРИЕМА ИНФОРМАЦИИ ПО ДВУМ ПАРАЛЛЕЛЬНЫМ КАНАЛАМ СВЯЗИ

I

Изобретение относитс  к технике передачи данных и может использоватьс  при разработке устройств повышени  достоверности приема информгГции.

Известно устройство дл  приема ийформации по двум параллель ным каналам.св зи в системе передачи-с решающей обратной св зью, содержап1ее,два блока повышени  доЬтоверности, выходы которых подключены к информационным входам логического блока , к управл ющему входу которого подключен выход сумматора, а один из выходов логического блока подключен ко входу бЛока управлени  повторением кодовых комбинаций, а также накопители, регистр сдвига и ключевые блоки 1.

Однако известное устройство имеет низкую достоверность принимаемой информации .

Цель изобретени  - повышение достоверности принимаемой информации.

Цель достигаетс  тем, что в устройство дл  приема информации по двум параллельным каналам св зи в системе передачи с решающей обратной св зью, содержащее два блока повышени  достоверности, выходы

которых подключены к информационным входам логического блока, к управл ющему входу которого подключен выход сумматора, а один из выходов логического блока подключен ко входу блока управлени  повтоf рением кодовых комбинаций, а также накоГ1ители , регистр сдвига и ключевые блоки, введены блок защиты, блок управлени  считыванием информации, дополнительный регистр сдвига и элемент ИЛИ, при этом ко входам элемента ИЛИ подключены выходы ключевых блоков, первые входы которых объединены с первыми управл ющими входами накопителей и подключены к соответствующим управл ющим выходам блока управлени  считыванием информации, вторые управл ющие выходы которого подклю5 чены соответственно ко вторым управл ющим входам накопител , к информационным входам которых подключены соответствующие выходы логического блока, а выходы накопителей соответствеино через регистр сдвига и дополнительный регистр сдвига

20 подключены ко входам сумматора, объединенным с соответствующими входами ключевых блоков, управл ющие выходы логического блока подключены к соответствующим входам блока управлени  считыванием информации , к другим входам которого подключены соответственно вход установки в начальное положение и один из выходов блока защиты, другие выходы которого подключены соответственно к информационным входам блоков повыщени  достоверности и логического блока, к соответствующему входу которого подключен выход блока управлени  считыванием информации, причем входы блока защиты  вл ютс  соответственно входами информационного сигнала, тактовых импульсов, сигнала установки начального положени  служебных сигналов.

При этом блок защиты содержит два канала, каждый из которых состоит из последовательно соединенных первого элемента И, триггера и второго элемента И, а также последовательно соединенные элемент ИЛИ, выходной элемент И и таймер, выход которого подключен к объединенным входам выходного элемента И и первых элементов И обоих каналов, выходы триггеров которых подключены ко входам элемента ИЛИ; причем вторые входы вторых элементов И обоих каналов  вл ютс  входами информационных сигналов, третий вход выходного элемента И - входом тактовых импульсов, объединенные входы триггеров обоих каналов - входом сигнала установки начального положени , вторые входы первых элементов И обоих каналов - входами служебных сигналов .

На чертеже представлена структурна  электрическа  схема предложенного устройства .

Устройство дл  приема информации по двум параллельным каналам св зи в системе передачи с решающей обратной св зью содержит блок защиты 1, состо щий из двух каналов, каждый из которых состоит из первого элемента И 2, триггера 3 и второго элемента И 4, и элемента ИЛИ 5, выходного элемента И 6 и таймера 7, логический блок 8, состо щий из четырех элементов И 9-12, двух элементов НЕ 13 и 14, двух элементов ИЛИ-НЕ 15 и 16, двух триггеров 17 и 18 и элемента ИЛИ 19, два блока повыщени  достоверности 20 и 21, блок 22 управлени  повторением кодовых комбинаций, элемент ИЛИ 23, два ключевых блока 24 и 25, блок 26 управлени  считыванием информации , два накопител  27 и 28, регистр сдвига 29, дополнительный регистр сдвига 30, сумматор 31.

Устройство работает следующим образом.

На его вход поступают сигналы КФП-1, КФП-2 (конец фазирующей последовательности ), соответствующие моментам вхождени  в синхронизм (установки фазы) в каждом канале системы передачи данных под воздействием фазирующих последовательностей , обеспечиваю1цих цикловую синхронизацию . Эти сигналы поступают на первые

элементы И 2 блока 1 защиты от приема . сообщений разного содержани  и устанавливают триггеры 3 в «единичное состо ние, что обеспечивает прохождение информации к блокам повыщени  достоверности 20 и 21.

В исходном состо нии первые элементы И 2 обеспечивают прохождение входных сигналов КФП. Первый из прищедщих сигналов КФП, установив один из триггеров 3 в «единичное состо ние, через элемент или 5 и выходной элемент И 6 запускает таймер 7, который отсчитывает максимальное врем , на которое могут быть сдвинуты в каналах .св зи сообщени  одного и того же содержани . Выходной сигнал таймера блокирует все первые элементы И 2 и выходной элемент И 6 и, если второй сигнал КФП к этому моменту не поступает, то сообщение, соответствующее данному каналу, на блок повыщени  достоверности не подаетс , так как остаетс  в «нулевом состо нии один из триггеров 3.

В этом состоит механизм защиты от при ема разной информации. Данна  схема может быть расщирена на любое число каналов дл  чего соответственно увеличивают число элементов И 2 и триггеров 3. При допустимом временном сдвиге между сообщени ми их обработку ведут оба блока повыщени  достоверности.

При обнаружении ощибки в поступающей информации на управл ющем выходе блока повышени  достоверности 20 и 21

0 возникает «единичный сигнал, который, будучи проинвёртированным в элементе ЙЛИ-НЕ 15 и 16 логического блока 8, устанавливает триггеры 17 и 18 в «нулевое состо ние, при котором сообщение с информационного выхода блоков повыщени  достоверности 20 и 21 не поступает в накопители 27 и 28.

При обнаружении ощибки в обоих блоках повыщени  достоверности возникает сигнал на выходе элемента И 12, который через

0 элемент ИЛИ 19 обеспечивает выдачу из блока 22 управл ющего сигнала на повторение кодовых комбинаций.

Информаци  о наличии ошибок, обнаруженных блоками повышени  достоверности 20 и 21 с выхода триггеров 17 и 18, а

также с выхода элемента ИЛИ 19 (когда ошибки обнаружены в обоих каналах), поступает в блок управлени  26, который управл ет считыванием информации из накопителей 27 и 28 и отпиранием ключевых

0 блоков 24 и 25.

Отсутствие ошибок в каналах сопровождаетс  «нулевым сигналом на управл ющих выходах блоков повыщени  достоверности 20 и 21, что обеспечивает установку триггеров 17 и 18 в «единичное состо ние и запись

сообщений в накопители 27 и 28.

После поступлени  выходного сигнала с таймера 7 блок 26 управлени  считыванием информации формирует управл ющие

.сигналы на одновременное считывание информацнн с накопителей 27 и 28, котора  с выходов регнстров 29 и 30 в последовательном виде подаетс  на входы сумматора 31. При обнаружении несравнени  на выходе сумматора 31 возникает «единичный сигнал, который через элемент И 11, элемент ИЛИ 19 воздействует на блок 22 управлени  повторением кодовых комбинаций .

Сигнал на выходе элемента И 11 возникает при «единичном состо нии триггеров 17 и 18 (отсутствие ошибок, обнаруживаемых блоками повышени  достоверности ) и триггеров 3 блока 1 (в прин тых сообш,ени х содержание идентично). В случае отсутстви  несравиений на выходе сумматора 31 блок 26 формирует управл юш,ий сигнал, обеспечивающий открывание ключевого блока 25 и повторное считывание сообщени  с накопител  27, которое через элемент ИЛИ 23 поступает к получателю.

Учитыва , что считывание с накопителей 27 и 28, когда осуществл етс  сравнение, на сумматоре, производитс  на высокой скорости, по крайней мере на два пор дка превышающей скорость прохождени  информации в каналах св зи, операци  сравнени  на сумматоре 31 не вызывает заметной задержки сообщений.

Если в одном из каналов соответствующий ему блок повышени  достоверности обнаружит ошибки, на его управл ющем выходе возникает «единичный сигнал и, следовательно, соответствующий триггер 17 или 18 устанавливаетс  в «нулевое состо ние . При этом не происходит з;аписи информации в накопитель, что отмечаетс  в блоке сравнени  информации. В этом случае блок 26 сразу формирует второй сигнал считывани  с накопител  с одновременным вскрытием соответствующего ключевого блока, и информаци  через элемент ИЛИ 23 поступает на выход устройства.

Таким образом, в устройстве реализована защита от приема с двух параллельных каналов сообщений разного содержани , что обеспечивает осуществление данного повышени  достоверности приема информации , а также осуществлена синхронна  выдача сообщений дл  их поэлементного сравнени , без чего операци  сравнени  невыполнима .

Claims (2)

1. Формула изобретени 

   Устройство дл  приема информации по двум параллельным каналам св зи в системе передачи с решающей обратной св зью, содержащее два блока повышени  достоверности , выходы которых подключены к информационным входам логического блока, к управл ющему входу которого подключён

   выход сумматора, а один из выходов логического блока подключен ко входу блока управлени  повторением кодовых комбинаций , а также накопители, регистр сдвига и ключевые блоки, отличающеес  тем, что,

   с целью повыщени  достоверности принимаемой информации, введены блок защиты, блок управлени  считыванием информации, дополнительный регистр сдвига ri элемент ИЛИ, при ЭТОМ ко входам элемента ИЛИ подключены выходы ключевых блоков, первые входы которых объединены с первыми управл ющими входами накопителей и подключены к соответствующим управл ющим вь1ходам блока управлени  считыванием информации, вторые управл ющие выходы

   5 которого подключены соответственно ко Вторым управл ющил входам накопителей, к информационным входам которых подключены соответствующие выходы логического блока, а выходы накопителей соответственно через регистр сдвига и дополнительный регистр сдвига подключены ко входам сумматора , объединенным с соответствующими входами ключевых блоков, управл ющие входы логического блока подключены к соответствующим входам блока управлени 

   5 считыванием информации, к другим входам которого подключены соответственно вход установки в начальное положение и один из выходов блока защиты, другие выходы которого подключены соответственно к информационным входам блоков повышени 

   0 достоверности и логического блока, к соответствующему входу которого подключен выход блока управлени  считыванием информации , причем входы блока защиты  вл ютс  соответственно входами информационного сигнала, тактовых импульсов, сигнала установки начального положени  служебных сигналов.
2. 2. Устройство по п. 1, отличающеес  тем, что блок защиты содержит два канала, каждый из которых состоит из последоваQ тельно соединенных первого элемента И, триггера и второго элемента И, а также последовательно соединенные элемент ИЛИ, выходной элемент И и таймер, выход которого подключен к объединенным входам выходного элемента И и первых элементов

   5 И обоих каналов, выходы триггеров которых подключены ко входам элемента ИЛИ, причем вторые входы вторых элементов И обоих каналов  вл ютс  входами информационных сигналов, третий вход выходного элемента И - входом тактовых импульсов,

   ® объединенные входы триггеров обоих каналов - входом сигнала установки начального положени , вторые входы первых элементов И обоих каналов - входами служебных сигналов.

   Источники информации,

   прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 473314, кл. Н 04 L 1/16, 1972 (прототип).

   КЗ П.