SU1709538A1 - Устройство дл мажоритарного декодировани имитостойких циклических кодов при трехкратном повторении комбинации - Google Patents

Abstract

Изобретение относитс  к электросв зи и может быть использовано в цифровых системах передачи информации. С помощью введенных арифметического блока 8 и блока 9 посто нной пам ти псевдослучайной последовательности осуществл ютс  имитостойкие преобразовани  кода, что повышает достоверность информации на выходе устройства. Устройство содержит декодер 1. анализатор 2 кодовых комбинаций, блоки 3 и 5 буферной пам ти, мажоритарный блок 4, анализатор 6 совпадений кодовых комбинаций, элементы И 7, арифметический блок 8, блок 9 посто нной пам ти. 1 з.п. ф-лы, 4 ил., 2 табл."Чо >&оСПы оа

Description

Изобретение относитс  к технике св зи позвол ет повысить достоверность инормации , передаваемой с использованием иклических кодов.

Известно устройство дл  мажоритарного декодировани  циклических кодов при рехкратном повторении комбинации, соержащее последовательно соединенные буферный блок пам ти, входы которого соеинены соответственно с третьим, четёерым и п тым выходами анализатора кодовых комбинаций, последовательнЬ соеиненные декодер, анализатор кодовых комбинаций и мажоритарный блок, второй вход которого подключен к второму выходу буферного блока пам ти. К первому дополнительному входу мажоритарного блока подключен первый выход декодера, к синхронизирующему входу которого подключен первый выход анализатора кодовых комбинаций , к второму выходу которого подключен второй дополнительный вход мажоритарного элемента, а второй, третий, четвертый, п тый и шестой входы анализатора кодовых комбинаций подключены соответственно к первому выходу буферного блока пам ти, дополнительному выходу мажоритарного элемента и выходам блока пам ти кодовых, комбинаций результатов декодировани , вход которого подключен к дополнительному выходу декодера. Выходы блока пам ти кодовых комбинаций результатов декодировани  подключены к управл ющим входам мажоритарного элемента , выход которого  вл етс  выходом устройства .

Недостатком такого устройства Явл етс  низкое качество работы в случа х, когда в канале св зи присутствуют образцы шума, имитирующие передаваемые кодовые слова , или образЦы шума, вызванные структурной помехой. Такие ситуации характерны дл  радиоканалов коротковолнового диапазона , когда последние пребывают в состо нии обрыва св зи ; в тропосферных и ионосферных каналах за счет наличи  отражени  передаваемого сообщени  от различных слоев атмосферы: в каналах случайного множественного доступа в периоды работы двух или более передатчиков, использующих один и тот же код, повышающий достоверность из-за на)1ичи  стандартных унифицированных блоков в аппаратуре передачи.

Так, например, если при передаче по каналу св зи одно из трех повторений прин то с ошибкой ei, wt(ei) S (d-1)/2, где wt(ei) число единиц в двоичном векторе ei, а при передаче двух других повторений произошли ошибки вида ai Ф ei, где аг - кодовое

слово(n,k)-кoдa, используемого дл  передачи информации; ei двоичный вектор wt(ei) :S (d-1)/2, , тогда пол учателю выдают сообщение f, равное результату мажоритарной обработки трех сообщений: Со; Со ФСа; Со Ф Сз. где Со информационна  часть передаваемого в действительности сообщений. Т.е. f в общем случае не совпадает с Со.

0 Наиболее полно случаи, привод щие к выдаче таким устройством получателю ложной информации, представлены в табл.1, где знаком + обозначены случаи, привод щие к необнаруженной ошибке, а знаком

5 - обозначены случаи верного приема сообщений .

Известно, что дл  обеспечени  заданной гарантированной веро тности необнаруженной ошибки в произвольном канале

0 св зи необходимо осуществить два независимых стох|астических преобразовани : мультипликативное и аддитивное (универсальное кодирование). Однако дл  двоичных кодов, исправл ющих независимые

5 ошибки, применение стохастического преобразовани  нецелесообразно, так как за счет выравнивани  веро тностей векторов ошибок различных конфигураций на длине кодового слова п, которое происходит

0 вследствие . универсального кодировани , дол  векторов с числом единиц t или меньше уменьшаетс . Это приводит к уменьшению доли исправл емых векторов ошибок кодами заданной длины в общем потоке

5 ошибок, так как корректирующий код гарантированно исправл ет ошибки кратности t и меньше.

Наиболее близким по технической сущности и достигаемому эффекту к предлагаемому  вл етс  устройство дл  мажоритарного декодировани  циклических кодов при трехкратном повторении комбинации, содержащее последовательно соединенные декодер, анализатор кодовых

5 комбинаций, буферный блок пам ти и Мажо ритарный блок, к первому дополнительному входу -которого подключен выход декодера, к синхронизирующем/ входу которого подключен соответствующий выход буферного

0 блока пам ти, а второй, третий, четвертый и п тый выходы анализатора кодовых комбинаций подключены соответственно к второму дополнительному входу мажоритарного блока и первому, второму и третьему входам буферного блока пам ти. Дополнительный выход мажоритарного блока и выходы блока пам ти кодовых комбинаций результатов декодировани  подключены соответственно к третьему, четвертому, п тому и шестому входам анализатора кодовых комбинаций , а вход блока пам ти кодовых комбинаций результатов декодировани  подключен к дополнительному выходу декодера, синхронизирующий вход анализатора совпадений кодовых комбинаций подключен к первому выходу анализатора кодовцх комбинаций, а первый, второй и третий входы соединены соответственно с первым выходом декодера и с соответствующими выходами анализатора кодовых комбинаций. Выход анализатора совпадений кодовых комбинаций подключен к первым входам первого, второго и третьего элементов И, вторые входы которых соединены с соответствующими выходами блока пам ти кодовых комбинаций результатов декодировани . Кроме того, выходы блока пам ти КОДОВ.ЫХ комбинаций результатов декодировани  подключены к первым т0ем входам элемента ИЛИ. к четвертому входу которого подключен выход элемента ИИЛИ , входы которого подключены к выходу анализатора совпадений кодовых комбинаций . Выходы первого, второго и третьего злемента И подключены к соответствующим входам мажоритарного блока, выход которого подключен к первому входу четвертого злемента И, к второму входу которого подключен выход злемента ИЛИ, причем в.ыход четвертого элемента И  вл етс  выходом устройства.

Однако такое устройство дл  мажоритарного декодировани  циклических кодов при трехкратном повторении комбинации обладает низкой достоверностью принимаемой информации.

Как видно из табл.1, необнаружение .ошибки при приеме информации в известном устройстве по вл етс  в целом р де случаев.

Цель изобретени  - повь1шение достоверности принимаемой информации.

Поставленна  цель достигаетс  за счет обеспечени  возм(}жности использовани  при трехкратном повторении имитострйких преобразований циклического кода, не привод щих к выравниванию веро тностей векторов ошибок различных конфигураций на длине кодового слова п. Т.е.. если с (cof ci,...,ck) - информационна  последовательность , предназначенна  дл  передачи циклическим {п,k)-кoдoм при трехкратном, повторении комбинации, то осуществл ютс  следующие преобразовани ;

АГ G;. А2- G; Ьз-с- Аз G,

где AI, А2. АЗ - двоичные обратимые матрицы (k х k), получаемые с помощью псевдослучайной последовательности (ПСП).

G - порождающа  матрица циклическо5 го (п, k}кoдa.

На приемном конце системы передачи информации после осуществлени  декодировани  bi, b2, Ьз и получени  соответствующих qi, q2, qa информационных

0 последовательностей, необходимо осуществить обратное преобразование: gr Ai

,ii|Jcyw|j Ji uacJnnc. yi /лт ,

qa АЗ Возможность использовани  имитостойких преобразований кода позвол ет существенно повысить совокупную

5 имитостойкость информации, передаваемой с использованием циклических кодов при трехкратном повторении комбинации (табл.1).

Псевдослучайные последовательности,

0 с помощью которых формируют на приемном и передающем концах системы передачи информации матрицы AI (1 1,3), согласованы одна относительно другой, например , с помощью системы единого вре5 мени,

Таким образом, дл  достижени  поставленной цели в устройство дл  мажоритарного декодировани  циклических кодов при трехкратном повторении комбинации, содержащее декодер, информационный, вход которого  вл етс  информационным входом устройства, управл ющий выход декодера соединен с информационным входом первого блока буферной пам ти, первый выход которого соединен с первым управл ющим йходом анализатора кодовых комбинаций и первыми входами первого элемента И и злемента ИЛИ, второй выход соединен с вторым управл ющим входом

0 анализатора кодовых комбинаций, первым входом второго элемента И и вторым входом злемента ИЛИ, третий выход с третьим управл ющим входом анализатора кодовых комбинаций, первым входом третьего

5 злемента И и третьим входом элемента ИЛИ, выход которого соединен с первым входом четвертого элемента И, выходы первого - третьего элементов И соединены соответственно с первым - третьим

0 управл ющими входами мажоритарного блока, первый выход которого соединен с , первым информационным входом анализатора кодовых комбинаций, первый выход которого соединен с входами синхронизации декодера и анализатора совпадений, выход которого соединен непосредственно с вторыми входами первого - третьего элементов И и через элемент И-НЕ с четвертым входом злемента ИЛИ, установочные

входы анализатора кодовых совпадений  вл ютс  установочными входами устройства, четвертый управл ющий вход анализатора кодовых комбинаций - входом Пуск устройства , второй выход анализатора кодовых комбинаций соединен с четвертым управл ющим входом межоритарного блоха, третий выход - с первыми информационными входами анализатора совпадений и второго блока буферной пам ти, первый выход которого соединен с первым информационным входом мажоритарного блока и вторым информационным входом анализатора кодовых комбинаций, четвертый выход которого соединен с входом синхронизации второго блока буферной пам ти, п тый выход - с вторыми информационными входами анализатора совпадений и второго блока буферной пам ти, второй выход которого соединен с вторым информационным вхо . дом мажоритарного блока, второй выход которого соединен с вторым входом четвертого элемента И, выход которого  вл етс  выходом устройства, введены блок посто нной пам ти и арифметический блок, уст« новочные входы которого  вл ютс  устан .;вочными входами устройства, вход синхронизации арифметического блока объединен с входом блока посто нной пам ти и подключен к первому выходу анализатора кодовых комбинаций, выходы декодера и блока посто нной пам ти соединены соответственно с первыми и одноименными вторыми информационными входами арифметического блока, выход которого соединен с третьими информационными входами анализатора кодовых комбинаций, анализатора совпадений и мажоритарного блока.

Арифметический блок содержит регистр , группу элементов И, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы И, триггеры и счетчик, первые входы которого соединены с соответстеующими входами первого элемента И, выход которого соединен с входом установки в 1 первого триггера , выход которого соединен с первым входом второго элемента И, выход которого соединен с управл ющим входом регистра и первыми входами элементов И группы, выходы которых соединены с одноименными информационными входами регистра, парал/ вльные выходы которого соединены с первыми входами одноименных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выходы которых соединены с вторыми входами одноименных элементов И группы, вторые выходы с«ввтчика соединены с соответствующими входами третьего элемент И, выход котефого соединен с первым входом установки О первого триггера и входом установки в 1 второго триггера, инверсный и пр мой выходы которого соединены соответственно с Вторым входом второго элемента И и первым входом четвертого

элемента И, выход которого соединен с тактовым входом регистра, третий выход счетчика соединен с первым входом установки в О второго триггера, третьи входы элементов И группы объединены и  вл ютс 

0 первым информационным входом арифметического блока, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ - вторыми информационными входами арифметического блока , счетный вход счетчика объединен с

5 вторым входом четвертого элемента И и третьим входом второго элемента И и  вл етс  входом синхронизации арифметического блока, входы установки в О регистра, счетчика и вторые входы установки в О

0 первого и второго триггеров  вл ютс  установочными входами арифметического блока , последовательный выход регистра выходом арифметического блока.

Арифметический блок хорошо известен в системах передачи и обработки информации и представл ет собой блок, выполн ющий исключительно функцию перемножени . Выходна  последовательность определ етс  выражением:

0. а с- Н,

где с - двоична  последовательность длины k,Н -двоична  обратна  матрица размером k xk.

5 Введение в предлагаемое устройство арифметического блока и блока посто нной пам ти позвол ет повысить достоверность принимаемой информации,

В табл.1 приведены различи  по выходному сигналу в известном и предлагаемом устройствах в зависимости от состо ни  канала .

Блок посто нной пам ти функционально неразрывно св зан с арифметическим

5 блоком, дл  работы которого необходимо использование стохастических матриц, хран щихс  в блоке посто нной пам ти. Таким образом, лишь пЪлна  совокупность предлагаемых блоков обеспечивает повышение достоверности принимаемой информации .

На фиг.1 представлена структурна  схема предлагаемого устройства дл  мажоритарного декодировани  имитозащищенных

5 циклических кодов при трехкратном повторении комбинации; на фиг.2 - структурна  схема анализатора кодовых комбинаций; на фиг.З - структурна  схема мажоритарного блока; на фиг. 4 - структурна   схема арифметического блока.

В табл.2 приведены результаты расчетов достоверности принимаемой информации дл  различных веро тностей ошибки в канале и различных длин кодов.

Предлагаемое устройство дл  мажори тлрного декодировани  имитозащищенных циклических кодов при трехкратном повторении комбинации (фиг.1) содержит декодер 1, анализатор 2 кодовых комбинаций (фиг.2), содержащий генератор 2-1 синхроимпульсов , счетчики 2-2 и 2-3, первый элемент ЗАПРЕТ 24, второй элемент ЗАПРЕТ 2-6, первый элемент И 2-5, второй элемент И 2-8, триггер 2-9, третий 2-10 и четвертый 2-11 элементы И, третий элемент ЗАПРЕТ 2-12, первый элемент ИЛИ 2-7,второй элемент ИЛИ 2-13, четвертый элемент ЗАПРЕТ 2-14, третий элемент ИЛИ 2-15, п тый элемент И 2-16, четвертый элемент ИЛИ 2-17i шестой элемент И 2-18, второй блок 3 буферной пам ти, содержащий регистры 3-1 и 3-2 (не показаны), мажоритарный блок 4 (фиг.З), содержащий первый элемент И 4-1, первый элемент ЗАПРЕТ 4-2, второй элемент И , третий элемент И 4-3, первый элемент ИЛИ 4-5, второй элемент ЗАПРЕТ 4-6, второй 4-7 и третий 4-8 элементы ИЛИ, четвертый 4-9 и п тый 4-10 элементы И, третий 4-11 и четвертый 4-12 элеме«ть1 ЗАПРЕТ , первый блок 5 буферной пам ти , анализатор 6 совпадений, содержащий счетчики 6-1 и , первый 6-3, второй 6-4, третий 6-5. четвертый 6-6, п тый 6-10, шестой 6-7, седьмой 6-11, восьмой 6-8 и дев тый 6-9 элементы ЗАПРЕТ, первый 6-12, второй 6-14 и третий 6-16 элементы ИЛИ, первый 6-13, второй 6-15 и третий 6-17 триггеры и элемент И 6-18 И (не показаны), первый 7-1, второй 7-2 и третий 7-3 элементы И, элемент ИЛИ 7-4, четвертый элемент И 7-5, элемент И-НЕ 7-6, арифметический блок 81, содержащий (фиг.4) регистр 8-1, первый 8-2 и второй 8-3 триггеры, счетчик 8-4, первый 8-5, второй 8-6 и третий 8-7, четвертый 8-8 элементы И, группу 8-9 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и группу 8-10 элементов И, блок 9 посто нной пам ти.;

Счетчики, регистры и генераторы, используемые в схеме,  вл ютс  стандартными элементами вычислительной техники.

Декодер 1, анализатор 2 кодовых комбинаций , второй блок 3 буферной пам ти, мажоритарный блок 4, первый блок 5 буферной пам ти и анализатор 6 совпадений выполнены идентично известному устройству. Синхронизирующий вход блока 5 соединен с синхронизирующим входом декодера 1. .

Устройство дл мажоритарногоде кодировани  циклических кодов при трехкратном повторении комбинации работает следующим образом.

В исходном состо нии триггер 2-9 устанавливаетс  в нулевое состо ние и сигнал 5 О с его выхода подаетс  на вторые входы элемента ЗАПРЕТ 2-4 и элементов И 2-5 и 2-8, а счетчики 2-2 и 2-3 устанавливаютс  в нулевое состо ние. Кроме того, триггеры 6-13, 6-15, 6-17 устанавливаютс  в нулевое

0 состо ние и сигналы О с их выходов через схему И 6-18 подаютс  на первые входы элементов И 7-1,7-3,7-2 и на четвертый вход элемента ИЛИ 7-4 через элемент И-НЕ, счетчики 6-1 и 6-2 устанавливаютс  в нулевое

5 состо ние, обнул етс  регистр 8-1, счетчик 8-4 и триггеры 8-2 и 8-3 устанавливаютс  в нулевое состо ние.Одновременно с началом приема первого повторени  на вход генератора 2-1 синхроимпульсов поступает сигнал Пуск, по которому он начинает выдавать на частоте npVieMa синхронизирующие импульсы на синхронизирующий вход декодера 1, вход первого счетчика 2-2, и через элемент И 2-8

5 - на четвертый выход анализатора 2 кодовых комбинаций и первый синхронизирующий вход второго блока 3 буферной пам ти, на синхронизирующие входы регистров 3-1 и 3-2, на счетный вход счетчика

0 8-4, а также на синхронизирующий вход блока 9 посто нной пам ти. Емкость счетчика 8-4 равна T+2k, где Т - врем  (в числе тактов), необходимое декодеру 1 дл  осуществлени  декодировани  принимаемой

5 кодовой комбинации, закодированной циклическим (п, k)-кoдoм. п - разр дные кодовые комбинации поступают на вход декодера 1, с выхода которого через Т тактов с момента начала приёма после декоди;

0 ровани  (обнаружени  и, если возможно, исправлени  ошибок) k-разр дные кодовые комбинации а через вход арифметического распределител  блока поступают на вторые входы группы 8-10 элементов, на третьи входы которых поступают k-разр дные последовательности , хран щиес  в блоке 9 посто нной пам ти, причем предварительно на элементах труппы ИСКЛЮЧАЮЩЕЕ ИЛИ осуществл етс  сложение по модулю

0 два прежнего содержимого каждого из разр дов регистра 8-1 с соответствующим разр дом очередной ПСП. При этом через Т тактов после начала приема сигналы с соответствующих выходов счетчика через первый элемент И 8-5 перевод т триггер 8-2 в единичное состо ние, разреша  тем самым прохождение синхронизирующих импульсов на второй синхронизирующий вход регистра 8-1, а также на первые входы группы 8-10 элементов И, Т.е. разрешаетс  запись

информации в регистр 8-1. Таким образом, в течение /следующих k тактов в регистре 8-1 (арифметического блока) сформируетс  k-разр дна  последовательность а АГ .

По окончании (T+k)-ro такта с моментов начала приема первого повторени  сигналы с соответствующих выходов счетчика 8-4 через второй элемент И 8-6 перевод т первый триггер 8-2 в нулевое состо ние, запреща  тем самым прохождение синхронизирующих импульсов на второй синхронизирующий вход региста 8-1. Таким образом, в течение последующих k тактов запись информации в регистре 8-1 запрещена . Одновременно на первом выходе второго триггера 8-3 по вл етс  единичный сигнал, разрешающий прохождение синхронизирующих импульсов на первый (сдвигающий) -синхронизирующий вход { регистра 8-1.

Кроме того, по окончании (T+k)-ro такта с момента начала приема первого повторени  сигналы с соответствующих выходов счетчика 2-2 через третий элемент И 2-10 перевод т триггер 2-9 в единичное состо ние , разреша  тем самым прохождение синхронизирующих импульсов на синхронизирующие входы регистров 3-1 и 3-2. Таким образом, в течение следующих k тактов kфaзp днa  кодова  комбинаци  из регистра 8-1 через первый вход анализатора кодовых комбинаций, элемент ЗАПРЕТ 2-6, элемент ИЛИ 2-7, третий-выход анализатора 2 кодовых комбинаций, первый вход второго блока 3 буферной пам ти записываетс  в регистр 3-1.

По окончании (T+2k)-ro такта с момента начала приема первого повторени  импульс переполнени  со счетчика 2-2 через третий элемент И 2-10 переводит триггер 2-9 в нулевое состо ние, запреща  тем самым прохождение синхронизирующих импульсов на синхронизирующие входы регистров 3-1 и 3-2 в течение первых (T+k) тактов с момента начала приема второго повторени . Таким образом, в течение последующих (T+k) тактов запись и сдвиг информации в регистрах 3-1 и 3-2 отсутствуют.

По истечении (T+2k) тактов с момента приема первого повторени  с управл ющего выхода декодера 1 на информационный вход первого блока 5 буферной-пам тм поступает сигнал 1, если оно прин то без обнаруженных ошибок. С выхода этого блока сигнал 1 поступает на третий вход анализатора 2 кодовых комбинаций и через элемент ИЛИ 2-15 - на инверсные входы второго 2-6 и третьего 2-12 элементов ЗАПРЕТ , а также на вторые входы элементов И 2-11 и 2-16, подготавлива  анализатор 2

кодовых комбинаций к приему второго повторени .

По окончании приема и обработки первого повторени  импульс переполнени  со

счетчика 6-1 поступает на вход счетчика 6-2, в результате чего на первом выходе счетчика 6-2 по вл етс  сигнал 1. Кроме того, по окончании (T+2k)-ro такта импульс переполнени  со счетчика 8-4 переводит второй

0 триггер 8-3 в нулевое состо ние, запреща  тем самым поступление синхронизирующих импульсов на первый синхронизирующий вход регистра 8-1. Элементы второго повторени  через вход арифметического блока,

5 группу 8-10 элементов И, регистр 8-1, третий вход анализатора 2 кодовых комбинаций, п тый элемент И 2-16, второй элемент ИЛИ 2-17 и второй вход второго блока 3 буферной пам ти записываютс  в регистр 3-2. В это

0 врем  элементы прин того без ошибок первогр повторени  перезаписываютс  снова в регистр 3-1 через первый выход второго блока 3 буферной пам ти, второй вход анализатора 2 кодовых комбинаций, четвертый

5 элемент И 2-11, первый элемент ИЛИ 2-7, третий выход анализатора 2 кодовых комбинаций , первый вход второго блока 3 буферной пам ти. Через (T+2k) тактов с момента начала приема второго повторени 

0 сигналы с выходов счетчика 2-3 открывают первый элемент ЗАПРЕТ 2-4 и синхронизирующие импульсы с генератора 2-1 синхроимпульсов в течение k тактов по прошествии T+k тактов с момента начала приема трёть5 его повторени  поступают на инверсный вход четвертого элемента ЗАПРЕТ 2-14 и на первый вход шестого элемента И 2-18, запреща  запись третьего повторени  в регистр 3-2 и подключа  его вход через шестой

0 элемент И 2-18 и четвертый элемент ИЛИ 2-17 к первому выходу мажоритарного бло-, ка 4. Элементь третьего повторени  с выхода декодера 1 через арифметический блок 8 поступают на третий информационный вход

5 мажоритарного блока 4 в течение k тактов по прошествии T+k тактов с момента начала его приема.

В это же врем  элементы первого и второго повторений поступают из регистров 30 1 и 3-2 через выходы второго блока 3 буферной пам ти на входы мажоритарного блока 4. Элементы И 4-1,4-4,4-10 и элемент ИЛИ 4-5 формирует мажоритарный результат обработки трех повторений, который через первый выход мажоритарного блока 4, первый информационны.й вход анализатора 2 кодовых комбинаций, шестой элемент И 2-18, третий элемент ИЛИ 2-17, п тый выход анализатора 2 кодовых комбинаций,-третий вход второго блока 3 буферной пам ти записываетс  в регистр 3-2 на место второго повторени . В это же врем  элементы первого повторени  снова перезаписываютс  в регистр 3-Т.

Кроме того, через T+2k тактов с момеи- 5 та начала приема второго повторени  сигналы с выходов счетчика 6-2 открывают первый 6-3, второй 6-4 и третий 6-5 элементы ЗАПРЕТ и элементы первого, второго и третьего повторений соответственно с вы 10 хода первого элемента ИЛ И 2-7, четвертого элемента ИЛИ 2-17 и с выхода декодера 1 поступают, соответственно на второй 6-4 третий и первый 6-3 входы элемент эв ЗАПРЕТ.;15

Элементы ЗАПРЕТ 6-6,6-7.6-8,6-9,6-10 и 6-11, элементы ИЛИ 6-12,6-14 и 6-16, триггеры 6-13, 6-15 и 6-17 и элемент И 6-18 формируют результат анализа трех повторений на попарные совпадени , который с 20 выхода элемента И 6-18 подаетс  на первые входы элементов И 7-1; 7-2 и 7-3 и на вход элемента И-НЕ 7-6, с выхода которого поступает на четвертый вход элемента ИЛИ 7-4.

Таким образом, к моменту окончани  25 приема и обработки третьего повторени  в ч регистре 3-1 записываетс  первое повторение , в котором не обнаружено ошибок, а во втором регистре 3-2 записываетс  результат мажоритарной обработки трех повторе- 30 НИИ, в первом 6-13, втором 6-15 и третьем 6-17 триггерах записываетс  результат проверки на совпадение первого и третьего, первого и второго, третьего и второго повторений соответственно. Через 3(T+2k) тактов( 35 с момента начала приема первого повторени  счетчик 2-3 разрешает прохождение синхронизирующих импульсов через первый элемент И 2-5, второй выход анализатора 2 кодовых комбинаций, четвертый 40 управл ющий вход мажоритарного блока 4 па первый вход элемента.И 4-9. Если первое повторение окажетс  единственным в котором не было обнаружено ошибок {код в первом блоке 5 буферной пам ти 100) и, кроме 45 того, среди повторений не окажетс  ни одной пары совпадающих (на выходе анализатора совпадений сигнал 1), тогда на выходе элемента ИЛИ 4-7 по витс  сигнал 1, поступающий на инверсный вход эле- 50 мента ЗАПРЕТ 4-12 и первый вход элемента И 4-3, подключающий выход первого регистра 3-1 через элементы И 4-3, ИЛИ 4-8, И 4-9 к выходу мажоритарного- блока 4. подключенному к первому входу элемента И 55 7-5, на второй вход которого поступает сигнал Г с выхода элемента ИЛИ 7-4.

Таким образом, первое повторение в течение k тактов с момента окончани  приема третьего повторени  выдаетс  получателю . Если же ошибки не были обнаружены хот  бы в двух или-во всех трех повторени х (код в первом блоке 5 буферной пам ти 110, 101, 011, 111) либо среди трех повторений оказалась хот  бы одна пара совпадающих (на выходе анализатора совпадений сигнал О), тогда на выходе элемента ИЛИ 4-7 сигнал 1 не по витс , на выход устройства будет выдан результат межоритарной обработки из регистра 3-3, через открытый элемент ЗАПРЕТ 4-12 И элементы ИЛИ 4-8, 4-9 и 7-5.

Если в первом повторении обнаруживаютс  ошибки, сигнал 1 по окончании его приема на первый вход анализатора 2 кодовых комбинаций не поступает, второй 2-6 и третий 2-12 элементы ЗАПРЕТ во врем  приема второго повторени  оказываютс  открытыми и элементы второго повторени  через третий информационный вход анализатора 2 кодовых комбинаций, второй элемент ЗАПРЕТ 2-6, первый элемент ИЛИ 2-7, третий выход анализатора 2 кодовых комбинаций и первый вход второго блока 3 буферной пам ти записываютс  в регистр 3-1 на место первого повторени , которое через первый выход второго блока 3 буферной пам ти , второй вход анализатора 2 кодовых комбинаций, третий элемент ЗАПРЕТ 2-12, второй элемент ИЛИ 2-13, четвертый элемент ИЛИ 2-17, п тый выход анализатора 2 кодовых комбинаций и второй вход второго блока 3 буферной пам ти перезаписываетс  в регистр 3-2 в течение k тактов по прошествии (T+k) тактов с момента начала приема второго повторени . Если во втором повторении ошибок не обнаружено, по окончании его приема сигнал 1 с выхода первого блока 5 буферной пам ти через второй управл ющий вход анализатора 2 кодовых комбинаций и третийэлемент ИЛИ 2-15 поступает на инверсные входы второго 2-6 и третьего 2-12 элементов ЗАПРЕТ и на вторые входы четвертого 2-11 и п того 2-16 элементов И. Прием третьего повторени  ведетс  аналогично предыдущему случаю. Если в третьем повторении не обнаружено ошибок (код в блоке 5011) либо среди трех повторений оказалась хот  бы одна пара совпадающих (на выходе анализатора 6 совпадений сигнал О), тогда мажоритарный блок 4 выдает получателю результат мажоритарной обработки из регистра 3-2. Если )tie второе повторение окажетс  единственным , в котором не было обнаружено ошибок (код в блоке 5 010) и среди трех повторений не окажетс  ни одной пары совпадающих (на выходе анализатора 6 совпадений сигнал 1) получателю будет вьщано второе повторение из регистра 3-1.

Если во втором повторении также будут обнаружены ошибки, сигнал Г также не поступит на третий вход анализатора 2 кодовых комбинаций, по окончании приема второго повторени  второй 2-6 и третий 2-12 элементы ЗАПРЕТ останутс  открытыми , а четвертый 2-11 и п тый 2-16 элементы И закрытыми и во врем  приема третьего повторени  сигналы поступа  одновременно на третий информационный вход мажоритарного блока 4 и третий информационный вход анализатора 2 кодовых комбинаций .

При этом третье повторение через второй элемент ЗАПРЕТ 2-6 и первый элемент ИЛИ 2-7, второй выход анализатора 2 кодовых комбинаций и первый вход второго блока 3 буферной пам ти записываетс  в регистр 3-1 наместо второго повторени , а во второй регистр 3-2 записываетс  результат мажоритарной обработки трех повторений аналогично рассмотренному ранее, Если в третьем повторении ошибок не обнаружено (код в первом блоке 5 буферной пам ти 001) и среди трех повторений не оказываетс  ни одной пары совпадающих (на выходе анализатора совпадений сигнал 1), получателю выдаетс  третье повторение из регистра 3-1. Если же ошибки обнаружены и в третьем повторении (код в первом блоке 5 буферной пам ти 000} либо среди трех повторений оказалась хот  бы одна пара совпадающих на выходе анализатора совпадений сигнал О), получателю выдаетс  результат мажоритарной обработки трех повторений из регистра 3-2. Если же ошибки обнаружены во всех трех Повторени х (код в первом блоке 5 буферной пам ти 000) и среди этих трех повторений не оказываетс  ни одной пары совпадающих (на выходе анализатора совпадений сигнал Г, на выходе элемента И-НЕ 7-6 и на четвертом входе элемента ИЛИ 7-4 сигнал О), тогда элемент И 7-5 закрыт и получателю не выдаетс  завгедомо неверный результат,

Табл,1 наиболее нагл дно демонстрирует преимущества предлагаемого устройства по сравнению с известным и позвол ет легко определить степень повышени  достоверности за счет введени  GI известное устройство арифметического блока с блоком посто нной пам ти.

В табл. 1 прин ты следующие обозначени : О - отсутствие ошибок при передаче одного слова (n,k)-кoдa; ei - наличие вектора ошибки при передаче i-ro повторени  wt(ei) S(d-1)/2, где d - минимальное рассто ние (п,1с)-кода; ai - при передаче f-ro повторени  наличи  вектора ошибки в виде кодового слова кода; ai (ei - при передаче

1-го сообщени  имеет место указанный вектор ошибки; знак + указывает ситуации, при которых получатель получает заведомо неверную информацию (веро тность такого

событи  обозначает, как это прин то, рн.о.), соответственно указывает ситуации верного приема.

Таким образом, как видно из табл.2, предлагаемое устройство ,ал  мажоритарного декодировани  циклических кодов при трехкратном повторении комбинаций обеспечивает более высокую достоверность принимаемой инфомарции по сравнению с известным. Особенно это заметно при веро тности ошибки р в канале, близкой к 10 и большей, и при увеличении длины кода. Именно в этих услови х наиболее эффективно использование трехкратного повторени  как способа передачи информации по кана0 лу св зи.

Claims (2)

1. Формула изобретени  1. Устройство дл  мажоритарного декодировани  имитостойких циклических кодов при трехкратном повторении

   5 комбинации, содержащее декодер, информационный вход которого  вл етс  информационным входом устройства, управл ющий выход декодера соединен с информационным входом первого блока

   0 буферной пам ти, первый выход которого соединен с первым управл ющим входом анализатора кодовых комбинаций и первыми входами первого элемента И и элемента ИЛИ, второй выход соединен с вторым управл ющим входом анализатора кодовых комбинаций, первым входом второго элемента И и вторым входом элемента ИЛИ, третий выход-с третьим управл ющим входом анализатора кодовых комбинаций, первым входом третьего элемента И и третьим входом элемента ИЛИ, выход которого соединен с первым входом четвертого элемента И, выходы первого - третьего элементов И соединены соответственно с первым 5 третьим управл ющими входами мажоритарного блока, первый выход которого соединен- с первым информационным входом анализатора кодовых комбинаций, первый выход которого соединен с входами синхронизации дек.одера и анализатора совпадений , выход которого соединен непосредственно с вторыми входами первого - третьего элементов И и через элемент НЕ с четвертым входом элемента ИЛИ, установочные входы анализатора кодовых комбинаций и анализатора совпадений  вл ютс  установочными входами устройства, четвёртый управл ющий вход анализатора кодовых комбинаций - входом Пуск устройства , второй выход анализатора кодовых комбинаций соединен с четвертым управл ющим входом мажоритарного блока, третий выход-с первыми информационными входами анализатора совпадений и второго блока буферной пам ти, первый выход которого соединен с первым информационным входом мажоритарного блока и вторым информационным входом анализатора кодовых комбинаций, четвертый выход которого соединен с входом синхронизации второго блока буферной пам ти, п тый выход г с вторыми информационными входами анализатора совпадений и второго блока буферной пам ти, второй выход которого соединен с вторым информационным входом мажоритарного блока, второй выход которого соединен с вторым входом четвертого элемент1а И, выход которого  вл етс  выходом устройства, отличающеес  тем, что, с целью повышени  достоверности информации на выходе устройства, в него введены блок посто нной пам ти и арифметический блок, установочные входы которого  вл ютс  установочными входами устройства, вход синхронизации арифметического блока объединен с входом блока посто нной пам ти и подключен к первому выходу анализатора кодовых комбинаций, выходы декодера и блока посто нной пам ти соединены соответственно с первым и одноименными вторыми информационными входами арифметического блока, выход которого соединен с третьими информационными входами анализатора кодовых, комбинаций , анализатора совпадений и мажоритарного блока.
2. 2. Устройство по п, 1, о т л и ч а ю щ е ёт с   тем, что арифметический блок содержит регистр, группу элементов И, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы И, триггеры и счетчик, первые выходы которого соединены с соответствующими входами первого элемента И, выход которого соединен с входом установки в 1 первого триггера, выход которого соединен с первым входом второго элемента И, выход которого соединен с управл ющим входом регистра и первыми входами элементов И группы, выходы которых соединены с одноименными информационными входами регистра , параллельные выходы которого соединены с первыми входами одноименных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выходы которых соединены с вторыми входами одноименных элементов И группы, вторые выходы счетчика соединены с соответствующими входами третьего элемента И, выход которого соединен с первым- входом установки в О первого триггера и входом установки в 1 второго триггера, инверсный и пр мой выходы которого соединены соответственно с вторым входом второго элемента И и первым входом четЁертого элемента И, выход которого соединен с тактовым входом регистра, третий выход счетчика соединен с первым входом установки в О второго триггера, третьи входы элементов И группы объединены и  вл ютс  первым информационным входом арифметического блока, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ - вторыми информационными входами арифметического блока, счетный вход счетчика объединен с вторым входом четвертого элемента И и третьим входом второго элемента И и  вл етс  входом синхронизации арифм тического блока, входы установки в О регистра, счетчика и вторые входы установки в О первого и второго триггеров  вл ютс  установочными входами ариф/летического блока , последовательный выход регистра выходом арифметического блока.

   n

     s с; ю n

   Таблица 2

   ;1

   Фиг. J