SU866766A1 - Устройство защиты от ошибок с решающей обратной св зью - Google Patents

Description

1

Изобретение относитс  к технике передачи дискретной информации и может быть ис.пользовано при модернизации существующей и создании новой аппаратуры передачи данных.

Известно устройство защиты от ошибок с решающей обратной св зью, содержащее последовательно соединенные входной накопитель, дешифратор служебных комбинаций, счетчик блокировки и датчик сигнала обмена, а также декодирующий блок, выходной накопитель и распределитель, ко входу которого подключен соответствующий выход дешифратора служебных комбинаций,а выход распределител  подключен к первым|1входам входного и выходного накопителей , при этом выход счетчика блокировки подключен к вторым входам входного и выходного накопителей,а выход входного накопител  подключен к третьему входу выходного накопител , выход которого подключен к второму входу датчика сигнала обмена,причем третий вход входного накопител  объединен со входом декодирующего блока и  вл етс  входом устройства 11.

Однако известное устройство обладает низкой помехоустойчивостью.

Цель изобретени  - повышение помехоустойчивости .

Дл  этого в устройство защиты от ошибок срешающей обратной св зью, содержсццее последовательно соединенные входной накопитель, дешифратор служебных комбинаций, счетчик блокировки и датчик сигнала обмена, а также декодирующий блок, выходной нако10 питель и распределитель, ко входу которого подключен соответствующий выход дешифратора служебных комбинаций, а выход распределител  подключен к первым входам входного и выходного 15 накопителей, при этом выход счетчика блокировки подключен к вторым входам входного и выходного накопителей, а выход входного накопител  подключен к третьему входу выходного нако20 пител , выход которого подключен к . второму входу датчика сигнала обмена, причем третий вход входного накопител  объединен со входом декодирующего блока и  вл етс  входом устрой25 ства, введены элемент И и блок анализа результатов декодировани , к первому входу которого и первому входу элемента И подключен выход декодирующего блока, а к вторым входам

30 блока анализа результатов декодировани  и элемента И подключен выход распределител , при этом выход элемента И подключен к второму входу счетчика блокировки. Кроме того, блок анализа результатов декодировани  содержит последовательно соединенные первый элемент ЗАПРЕТ,первый элемент И, триггер,второй элемент И,первый счетчик , третий элемент И, второй счетчик и второй элемент ЗАПРЕТ, при этом выход второго счетчика подключен к первому входу элемента ИЛИ, к второму входу которого подключен выход третьего элемента ЗАПРЕТ, а выход элемента ИЛИ подключен к установочным входам первого и второго счетчиков и триггера, второй выход которого подключен к второму входу первого элемента И, первый выход которого подключен к второму входу третьего элемента И и запрещающему входу третьего элемента ЗАПРЕТ, к второму входу которого подключен выход первого счетчика.

На чертеже представлена структурна  схема предложенного устройства.

Устройство содержит дешифратор 1 служебных комбинаций, распределитель 2, входной накопитель 3, выходной накопитель 4, декодирующий блок 5, счетчик б блокировки, датчик 7 сигнала обмена, элемент И 8, блок 9 анализа результатов декодировани .

Блок 9 анализа результатов декодировани  содержит первый элемент ЗАПРЕТ 10, первый элемент И 11, триггер 12, второй элемент И 13, первый счетчик 14, третий элемент И 15,второй счетчик 16, второй элемент ЗАПРЕТ 17, .третий элемент ЗАПРЕТ 18,элемент ИЛИ 19.

Устройство работает следующим образом .

В исходном состо нии триггер 12, первый и второй счетчики 14 и 16 наход тс  в нулевом состо нии, первый элемент И 11 открыт, второй элемент И 13 и третий элемент И 15 закрыты.

Результаты декодировани  с выхода декодирующего блока 5, который должен быть реализован по принципу решени  проверочных соотношений группового кода, поступают на входы элемента И 8 и блока 9 анализа результатов декодировани  в каждом такте.

на выходе элемента И 8 результат декодировани  по вл етс  один раз в цикле приема элементного кодового блока, как в известном устройстве.

На выходе первого элемента ЗАПРЕТ 10 сигнал по вл етс  при правильном декодировании принимаемой последовательности , т.е. при выполнении проверочных соотношений. В последнем случае сигнал с выхода первого элемента ЗАПРЕТ 10 пройдет через откцалтый первый элемент И 11 и установит триггер 12 в единичное состо ние, откроетс  второй элемент И 13, с выхода

которого на вход первого счетчика 14 начнут поступать тактовые импульсы (ТИ). На выходе первого счетчика 14 с периодом п-1 будет по вл тьс  разрешающий сигнал длительностью t единичного интервала, который поступает на третий элемент И 15 и третий элемент ЗАПРЕТ 18. При по влении на выходе первого элемента ЗАПРЕТ 10 сигп налов, отсто щих от первого сигнала на врем  ntj,K, где К l,2...i,i емкость второго счетчика 16,они будут поступать череэ третий элемент И 15 на вход второго счетчика 16.При поступлении i Сигналов на вход второго счетчика 16, сигнал с его выхода поступит на вход второго элемента ЗАПРЕТ 17 и, в случае несовпадени  по времени с цикловым импульсом,по витс  на выходе блока 9 анализа результатов декодировани  как сигнал Дать

При по влении сигналов на выходе третьего элемента ЗАПРЕТ 18 в случае если последующий сигнал на выходе первого элемента ЗАПРЕТ 10 по витс  через врем  t :/: ntpK, или на выходе второго счетчика 16, они через элемент ИЛИ 19 устанавливают блок 9 анализа результатов декодировани  в исходное состо ние.

Таким образом, устройство анализа результатов декодировани  выдел ет иэ последовательности результатов декодировани  принимаемой информационной последовательности i+1 моменто правильного декодировани , отсто щих друг от друга на врем  ntg,4TO позвол ет путем выбора величины i обеспечить практически любое, сколь угодно малое значение веро тности ложного перехода (Р л.п.) аппаратуры передачи данных в режим циклового фазировани  (в этом случае Р л.п. Х2, где г - число избыточных элементов группового кода),и тем самым повысит помехоустойчивость передачи информации .

Claims (2)

1. Устройство защиты от ошибок с решаклцей обратной св зью, содержащее последовательно соединенные входной накопитель,дешифратор служебных комбинации , счетчик блокировки и датчик сигнала обмена, а также декодирующий блок, выходной накопитель и распре- . делитель, ко входу которого подключен соответствующий выход дешифратора служебных комбинаций, а выход распределител  подключен к первым вхо0 Дс1М входного и выходного накопителей , при этом выход счетчика блокировки подключен к вторым входам входного и выходного накопителей, а выход входного накопител  подключен к

5 третьему входу выходного накопител ,

выход которого подключен к второму входу датчика сигнала обмена, причем третий вход входного накопител  объединен со входом декодирующего блока и  вл етс  входом устройства, отличающеес  тем, что, с целью повышени  помехоустойчивости , введены элемент И и блок анализа результатов декодировани , к первому входу которого и первому входу элемента И подключен выход декодирующего блока, а к вторым входам блока анализа результатов декодировани  и элемента И подключен выход распредепител , при этом выход элемента И подключен к второму входу счетчика блокировки,

2. Устройство по п. 1, отличающеес  тем, что блок анализа результатов декодировани  состоит из последовательно соединенных первого элемента ЗАПРЕТ, первого элемента И, триггера, второго элемента И,перИз канала св зи

вого счетчика, третьего элемента И, второго счетчика и второго элемента ЗАПРЕТ При этом выход второго счетчика подключен к первому входу элемента ИЛИ, к второму входу которого подключен выход третьего элемента ЗАПРЕТ, а выход элемента ИЛИ подключен к установочным входс1М первого и второго счетчиков и триггера, второ выход которого подключен к второму входу первого элемента И,первый выход котоO рого подключен к второму входу третьего элемента И и запрещающему входу третьего элемента ЗАПРЕТ, к второму входу которого подключен выход первого счетчика.

5

Источники информации, прин тые во внимание при экспертизе

1. Шп поберский В.И. Основы техники передачи дискретных сообщений, М., Св зь, 1973, с. 395-399, рис. 7, 10 б (прототип). К nampeSume/tte информации