SU1755722A3 - Устройство дл устранени обратной работы в системах передачи дискретных сообщений с фазовой манипул цией - Google Patents

Abstract

Устройство содержит: коммутатор 1, сдвигающий регистр 2, два дешифратора 3, 4, два элемента И 5, 6, RS-триггер 7, элемент ИЛИ 8, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 9, распределитель циклов 10, декодер 11, блок защиты 12. 1-2-3-5-8-10-1-9-11-12-10-12,2-5- 6-7-9, 5-7, 6-8,10-11,2-5, 2-6,2-11.2-10, 2-12. 1 ил.

Description

(Л

С

vj ел ел XI го ю

со

Изобретение относитс  к технике св зи и может использоватьс  при построении цифровых систем передачи информации с фазовой манипул цией.

Целью изобретени   вл етс  устране- ние обратной работы при увеличении количества примен емых кодов.

На чертеже приведена структурна  электрическа  схема устройства.

Устройство содержит коммутатор 1, сдвигающий регистр 2/Г1е рвый дешифратор 3 (пр мой синхронизирующей последовательности ), второй дешифратор 4 (обратной синхронизирующей последоватепьности), первый и второй элементы И 5 и б, RS-триг- гер 7, элемент ИЛИ 8, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 9, распределитель 10 циклов, декодер 11, блок 12 защиты.

Устройство дл  устранени  обратной работы в системах передачи дискретных со- общений с фазовой манипул цией работает следующим образом.

На вход устройства поступает демоду- лированное кодовое сообщение в пр мом или обратном виде, содержащее синхрони- зирующую последовательность (сикхропо- сылку) и кодовые комбинации (кодовые слова). Количество кодовых комбинаций в кодовом сообщении определ етс  организационными методами в зависимости от объемов передаваемой информации дл  каждой системы св зи и персонально.

Управл ющий сигнал с распределител  циклов 10, приход щий на коммутатор 1. не преп тствует прохождению кодового сооб- щени  на сдвигающий регистр 2, Записываемые в регистр символы кодового сообщени  обновл ютс  с поступлением каждого последующего символа. Ввиду того , что нам заранее известна структура син- хронизирующей последовательности, то дешифраторы 3 и 4 построены так, что срабатывают только на пр мую и обратную синхропосылки соответственно. В зависимости от вида поступающей синхропосылки срабатывает один из дешифраторов, который формирует импульс, равный по длительности одному символу кодового сообщени . На элементах И 5 и 6 осуществл ютс  стробирование этого импульса син- хронизирующим импульсом с целью разнесени  по времени моментов дешифрации синхропосылки и прин ти  решени  о ее приеме. Таким образом, при обнаружении в кодовом сообщении всех признаков синхронизирующей последовательности на элементе И 5 или 6 формируетс  сигнал, равный по длительности половине периода синхроимпульса и расположенный во второй его части, Под действием этого импульса происходит установка триггера 7, который управл ет работой элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9, В случае демодул ции фазомодулированного сигнала кодового сообщени  в пр мом виде импульс дешифрации формируетс  по выходу дешифратора 3 и через элемент И 5 триггер 7 устанавливаетс  в состо ние низкого уровн  сигнала, который воздейству  по первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 не производит преобразований сигнала, действующего по второму входу. В случае демодул ции сигнала кодового сообщени  в обратном (инверсном) виде импульс дешифрации формируетс  по выходу дешифратора обратной синхропосылки 4 и через элемент И 6 триггер 7 переключаетс  в состо ние высокого уровн  сигнала, который воздейству  по первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 осуществл ет инверсию сигнала действующего по второму входу.

Таким образом, на вход декодера 11 кодовые слова поступают всегда в пр мом виде независимо от того, как они были демодулированы.

Простробированный синхронизирующими импульсами сигнала дешифрации синхропосылки поступает по любому из входов элемента ИЛИ 8 и через него воздействует на вход управлени  распределител  10 циклов, при этом распределитель 10 циклов измен ет свое состо ние и переходит из режима поиска синхропосылки в режим обработки кодовых слов. По второму выходу распределител  10 циклов сигнал управлени  переключаетс  из высокого уровн  сигнала - в низкий уровень. При этом коммутатор 1 переключаетс  дл  передачи кодовых слов через элемент 9 в декодер 11, и отключает информационный поток со входа сдвигающего регистра 2. Одновременно разрешаетс  работа блока 12 защиты сигналов управлени  с распределител  10 циклов . Поступающие на информационный вход декодера 11 информационные символы записываютс  в нем инвертированными синхронизирующими импульсами.

Распределитель 10 циклов по первому выходу выставл ет сигнал управлени  декодеры 11, под действием которого в декодере осуществл етс  разделение информационной и проверочной частей каждого кодового слова. По окончании записи информационных символов данного кодового слова в декодере 11 происходит формирование проверочных символов под действием инвертированных синхронизирующих импульсов .

Синхронно в декодере 11 происходит посимвольное сравнение сформированных

проверочных символов с поступающими по входу устройства проверочными символами данного кодового слова. При сравнении проверочных символов декодером 11 импульсов ошибки не вырабатываетс , а не- сравнение в любом из проверочных символов каждого слова приводит к формированию импульса ошибки, который поступает на соответствующий вход блока 12 защиты дл  прин ти  решени .

Декодер 11 выставл ет информационную часть кодового сообщени  на выход информации устройства. Распределитель 10 циклов вырабатывает из входных синхронизирующих импульсов выходные синхрони- зирующие импульсы дл  записи информационных символов потребителем информации и выставл ет их на выход синхронизирующих импульсов устройства.

В момент обработки последнего симво- ла каждого кодового слова распределитель 10 циклов формирует импульс окончани  кодового слова, который поступает на второй вход блока 12 защиты. Если при декодировании данного кодового слова ошибок не обнаружено и импульс ошибки не был сформирован , то на основании этого в блоке 12 защиты путем стробировани  синхроимпульсов импульса окончани  кодового слова вырабатываетс  сигнал верно, который сообщает потребителю информации о том, что информаци  прин того кодового слова ошибок не содержит. Наличие сигнала Верно по приему всех кодовых слов данного кодового сообщени  свидетельствует о при- еме всей информации кодового сообщени  без ошибок. Обнаружение ошибок декодером 11 в кодовых словах данного кодового сообщени  фиксируетс  в блоке 12 защиты. По накоплению информации о приеме N ко- довых слов, содержащих ошибки, блоком 12 защиты вырабатываетс  импульс сброса распределител  10 циклов, который и переводит его в исходный режим поиска синхронизирующей последовательности. В случае обнаружени  ошибок в кодовом слове сигнал Верно блоком 12 защиты не вырабатываетс .

Claims (1)

1. Формула изобретени  Устройство дл  устранени  обратной работы в системах передачи дискретных сообщений с фазовой манипул цией, содержащее первый и второй дешифраторы, первый и второй элементы И, выходы которых соединены с соответствующими входами элемента ИЛИ, блок защиты и последовательно соединенные распределитель циклов и декодер, отличающее- с   тем, что, с целью устранени  обратной работы при увеличении количества примен емых кодов, введены последовательно соединенные коммутатор и сдвиговый регистр , перва  и втора  группы выходов которого подключены соответственно к входам первого и второго дешифраторов, а его тактовый вход  вл етс  входом синхроимпульсов и соединен с первыми входами первого и второго элементов И, распределител  циклов и блока защиты и вторым входом декодера, и последовательно соединенные RS-триггер и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к третьему входу декодера, второй выход распределител  циклов соединен с вторым входом блока защиты и с первым входом коммутатора, второй вход которого  вл етс  информационным входом устройства , а второй его выход подключен к второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы первого и вторЪго дешифраторов соединены соответственно с вторыми входам первого и второго элементов И, выходы которых подключены соответственно к R и S-входу RS-триггера, выход элемента ИЛИ соединен с вторым входом распределител  циклов, третий выход которого подключен к третьему входу блока защиты, а четвертый его выход  вл етс  выходом синхроимпульсов , первый выход декодера соединен с четвертым входом блока защиты, первый выход которого подключен к третьему входу распределител  циклов, второй его выход  вл етс  выходом Верно, а второй выход декодера  вл етс  информационным выходом устройства.