SU1497755A1 - Адаптивна система передачи дискретных сообщений - Google Patents

Abstract

Изобретение относитс  к электросв зи. Цель изобретени  - увеличение пропускной способности. Адаптивна  система передачи дискретных сообщений содержит передающую и приемную стороны, которые работают в следующих режимах: режиме начального фазировани , режиме передачи (приема) данных, режиме повторени  блока данных, режиме промежуточного фазировани  и режиме "Конец передачи". Цель достигаетс  введением на передающей стороне блока выбора длины кода, который определ ет длину кода и вид комбинации фазировани , используемой в течение передачи сообщени . Система по п. 2 ф-лы отличаетс  выполнением блока выбора длины кода. 1 з.п.ф-лы, 3 ил.

Description

1

(21)4161049/2,6-09

(22)15.12.86

(46) 30.07.89. Бюл. 28 (7f) Ленинградский электротехнический институт св зи им. М.А.Воич- „ Бруевича

72) Р.И,Виноградов и А.Н.Семенюта .(53) 621.394.6(088.8)

(56) Издели  paдиoпpo пIшeннocти, Каталог. Сер. Аппаратура передачи данных, т. II; Аппаратура передачи данных Аккорд - 1200, М. 1970,

с. 14.

(54) АДАПТИВНАЯ СИСТЕМА ПЕРЕДАЧИ

ДИСКРЕТНЫХ СООБЩЕНИЙ

(57)Изобретение относитс  к электросв зи . Цель изобретени  - увеличение пропускной способ1 ости. Адаптивна  система передачи дискретных сообщений содержит передающую и приемную стороны, которые работают в следующих режимах: режиме начального фазировани , режиме передачи (приема ) данных, режиме повторени  блока данных, режиме промежуточного фазировани  и режиме Конец передачи. Цель достигаетс  введением на передающей стороне блока выбора длины кода, который определ ет дпину кода и вид комбинации фазировани , используемой в течение передачи сообщени . Система по п. 2 ф-лы отличаетс  выполнением блока выбора длины кода. 1 з.п. ф-лы, 3 ил.

(О

Изобретение относитс  к электросв зи и может быть использовано дл  передачи данных.

Цель изобретени  - увеличение пропускной способности системы.

На фиг. 1 изображена структурна  электрическа  схема передамцей стороны предлагаемой системы; на фиг.2 - структурна  электрическа  схема приемной стороны предлагаемой системи; на фиг. 3 - структурна  электрическа  схема блока выбора длины кода.

Система на перрдакщей стороне содержит блок 1 управлени  вводом данных, кодер 2, блок 3 пам ти, датчик 4 номера блока данных, форкмро- ватель 5 тактовых импульсов, блок 6 управлени  пам тью, блок 7 фазировани , анализатор 8 сигналов обратного канала, пульт 9 управлени  и сигнализации , формирователь ,10 сигналов обмена и блок 11 выбора длины кода.

Система на приемной стороне содержит входной регистр 12, блок 13 пам ти , выходной регистр 14, декодер 15, дешифратор 16 служебных признаков , формирователь 17 сигналов обмена , формирователь 18 сигналов обратного канала, фазировани  и формирователь 20 тактовых импульсов.

Блок I1 выбора длины кода содер- жит первый 21 и второй 22 элементы И, первый 23 и второй 24 суммирующие счетчики, узел 25 делени , первый 26 и второй 27 регистры, коммутатор 28, узел 29 сравнени , генератор 30 случайных импульсов, логический узел 31, первый 32 и второй 33 триггеры, усилитель 34 и рсэспредели- тель 35.

4iii СО СП

ел

Система работает следующим образом .

В начале каждого сеанса св зи адаптивна  система передачи дискретных сообщений устанавливаетс  в режим начального фазировани . В режиме начального фазировани  передающа  сторона передает приемной стороне информацию об используемой дл  передачи поступившего на вход системы сообщеТ|и  длине кода, устанавливаетс  синхронность и синфазность работы приемной и передающей сторон. С этой целью в адаптивную систему передачи дискретных сообщений введено два типа фазирующих комбинаций. Фазирующа  комбинаци  со служебным признаком 0101 означает, что в системе будет использоватьс  длина блока, равна  260 бит, фазирующа  комбинаци  со служебным признаком 1111 означает, что в системе будет использоватьс  длина кода, равна  132 бит. Длийу кода и вид комбинации фазировани , испольэ уемой в течение передачи сообщени , определ ет блок 11 выбора длины кода,

В передающей части в режиме начального фазировани  из блока 7 фазировани  во входной регистр (не показан ) блока 1 управлени  вводом данных записываетс  соответствующий выбранной длине кода служебный признак сигнала синхронизации, который через кодер 2 поступает в пр мой канал св зи.

Кодирование заключаетс  в получении остатка от делени  двоичного числа (признака сигнала синхронизации ) на образующий полином циюгичесKot o кода. Остаток состоит из шестнадцати символов, которые передаютс  вслед за делимым числом в модем (не показан) и представл ет собой комби- нацию синхронизации.

В режиме начального фазировани  состо ние обратного канала не контролируетс . После передачи сигнала синхронизации передаюш.  сторона переходит в режим передачи данных. От оконечного оборудовани  данных (СОД) (не пока ано) поступают два блока данньг ., которые передаютс  в канал св зи и ввод тс  в блок 3 пам ти .

На приемной стороне в режиме начального фазировани  осуцестпл етс 

0

0

5

0

поиск фазирующей комбинации, определ ющей длину кода дл  передачи поступившего на вход системы сообщени . Дл  этого на приемной стороне в режиме начального фазировани  декодер 15 работает как сдвиговый ретистр, на вход которого поступают данные из п того канала. К выходам триггеров (не показаны) декодера 15 подсоединены дешифраторы комбинаций фазировани  (не показаны) блока 19 фазировани .

Так как приемна  сторона устансРв- 5 лена в режим фазировани , то блоки данных, поступающие с передающей стороны, не принимаютс , в результате чего по обратному каналу непрерывно передаетс  сигнал Запрос. При этом осуществл етс , непрерывное повторение данных с циклом повторени  два блока из блока 3 пам ти и производитс  подсчет запросов, при- ни аемых с обратного канала.

Сосчитав дев ть запросов., передающа  сторона переходит в режим промежуточного фазировани  и передает в канал сигнал синхронизации поочередно с первым блоком данных до тех пор, пока по обратному каналу с приемной стороны не поступит сигнал Подтверждение.

На приемной стороне при по влении сигнала на каком-либо одном из двух дешифраторов фазировани  (не показаны ) блока 19 фазировани  формирователь 20 тактовых импульсов устанавливаетс  в исходное состо ние, в результате чего приемна  сторона настраиваетс  на pa6oiy с кодом, длина которого определ етс  сигналом на выходе сработавшего дешифратора фазировани  (йе показан) блока 19 фазировани . По обратному каналу подаетс  сигнал Подтверждение (состо ние О), в результате чего приемна  сторона переходит в режим при , ема данных, но цикл работы остаетс 

равным длительности двадцати символов . Прин в с приемной стороны по обратному каналу сигнал Подтверждение , передающа  сторона переходит в режим передачи данных.

После того, как прин т служебный признак блока А, слодунлдий за правильно прин той комбинацией синхронизации , приемна  cTopo}ia переключаетс  на цикл работы, равный ;1лительности блока, содержащего 60 (132) символов. Если признак блока Л не будет прин т в течение восьми циклов то приемна  сторона возвращаетс  в режим фазировани .

Режим передачи (приема) данных.

Блоки данных передаютс  непрерывно . Каждому блоку присваиваетс  служебный признак. Первому передаваемому после выхода из начального фазировани  блока присваиваетс  признак блока А, всем последующим - признаки блоков В, С, А, В, С, А... соответственно . Така  последовательность признаков исключает потерю или двукратный прием блоков приемной стороной при возг-гущени х в канале св зи во всех режимах работы системы.

При вводе данные записываютс  во входной регистр (не показаны) блока 1 управлени  вводом данных по сигналу Данные установлены от ООД. Сигнал Синхронизаци  ввода (длительность 830 мкс), означает, что знак данных прин т передатчиком и ООД может устанавливать на выходных шинах следующий знак.

Данные из модема (не показан) поступают в декодер 15 и одновременно во входной регистр 12. В декодере 15 провер етс  правильность прин того блока данных. Дл  этого полином данных делитс  на полином F(x) х +

+ х + х + 1. Если остаток от делени  равен нулю, то предполагаетс , что данные прин ты правильно, и по обратному каналу передае.тс  сигнал Подтверждение (состо ние О). В противном случае декодер 15 формирует сигнал Ошибка и по обратному каналу передаетс  сигнал Запрос (состо ние 1). Сигнал Ощибка запрещает вывод данных в ООД.

Режим повторени  блока данных. Все данные (включа  сл жебный признак блока), передаваемые в модем (не показан) записываютс  в блок 3 пам ти и хран тс  до получени  сигнала Подтверждение по обратному каналу.

В случае непоступлени  сигнала Подтверждение на переданный блок прекращаетс  формирование циклических признаков датчика 4 номера блока данных, в результате чего инвертируетс  шесть последних символов остатка блока, следующего за блоком, на которьй не поступил сигнап Под

0

5

0

5

0

5

0

5

тверждение , и блок не принимаетс  приемной стороной, а в модем (не показан ) передаютс  два блока данных из блока 3 пам ти.

Прин тый сигнал Подтверждение восстанавливает ввод данных от ООД. Датчиком 4 номера блока данных во входной регистр (не показан) управлени  вводом данных записываетс  очередной циклический признак блока.

Режим промежуточного фазировани .

Если на дев ть подр д переданных блоков получен сигнап Запрос, то передающа  сторона переходит в режим промежуточного фазировани . Этот режим отличаетс  от режима начального фазировани  следующим. Блок данных, следующий за сигналом синхронизации, считываетс  из блока 3 пам ти вместе с прежним циклическим признаком. Сигнал синхронизации V блок данных повтор ютс  передающее стороной до получени  сигнала Подтверждение. По сигналу Подтверждение передающа  сторона возвращаетс  в режим передачи данных, а из блока 3 пам ти считываетс  второй блок данных.

Режим фазировани  на приемной стороне устанавливаетс  в процессе работы, если в восьми блоках подр д обнаружена ощибка или четыре раза подр д производитс  повторение блока данных (происходит чередование блока с ощибкой и блока без в течение восьми циклов).

Распределитель 35 перестраиваетс  на цикл работы, равный длине блока, содержащего данные (260 или 132 символа ), после того, как за правильно прин той комбинацией синхронизации прин т какой-либо служебный признак блока. Если служебный признак не прин т в течение восьми циклов, то приемна  сторона возвращаетс  в режим фазировани .

Режим Конец передачи.

В режим Конец передачи передающа  сторона переходит при сн тии сигнала Запрос передачи от ООД. При этом ввод данных прекращаетс . Передав последний блок данных, пос- тупивщих на ООД до сн ти  сигнала Запрос передачи, передающа  сторона начинает формировать блоки слу- . жебных признаков Конец передачи, заполненные комбинацией синхронизации . После поступлени  сигнала Подтверждение на такой блок формирова- тё ль 10 сигналов обмена снимает сигнал Запрос передачи в сторону модема (не показан).

Блок 11 выбора длины кода работает следукишм образом, ,

При передаче поступившего на вход системы очередного сообщени  на вход суммируклцего счетчика 23 через открытый «элемент И 21 поступают импульсы , соответствующие очередному постудившему в систему знаку. В счетчике 23 подсчитываетс  число поступив-- ших в систему информационных бит. На вход суммирующего счетчика 24 через открытый элемент И 22 поступают импульсы, каждый из которых соответствует очередному переданному в пр мой канал биту. Счетчик 24 накапливает суммарное количество всех бит, передающихс  в канал св зи. При образовании в системе сигнала КП, сигнализирующего о том, что источник сообщени  закончил передачу, .триггер 33 устанавливаетс  в нулевое состо ние и запускаетс  на один цикл распределитель 35, На первые входы элементов И 21 и 22 поступает нулевой сигнал, что обуславливает окончание процесса подсчета числа бит в счетчиках 23 и 24, Сигналом на четвертом выходе распределител  35 запускаетс  узел 25 делени . На его выходе по вл етс  значение относительной скорости за текущий сеанс св зи. Сигнал с третьего выхода распределител  35 поступает на первый (информационный) вход коммутатора 28, откуда (в зави- , симости от сигнала на инверсном.выходе триггера 32) поступает на второй (управл ющий) вход регистров 26 ипи 27, По этому сигналу в один из регистров 26 или 27 (в зависимости от использованной длины кода) записываетс  значение текущей относительной скорости передачи. По сигналу на втором выходе распределител  35 генератор 30 случайных импульсов вырабатывает на основном выходе импульс с заранее заданной веро тностью р, а узел 29 сравнени  производит сравнении чисел, поступающих с выходов регистров 26 и 27. Единичный сигнал на единичном выходе узла 29 сравнени  означает, что число в регистре 26 больше или равно числу в peniCTpe 27, По сигналу на первом « выходе распределител  35 триггер 32

0

5

о

0

5

0

5

0

5

устанавливаетс  в положение, соответствующее выбранной длине (единичное состо ние - выбранна  длина кода равна 132 бит, нулевое - 260 бит). По сигналу на п том вых оде распределител  35 сбрасываетс  триггер 33, в результате чего счетчики 23 и 24 устанавливаютс  в исходное состо ние.

Claims (2)

1. Адаптивна  система передачи дискретных сообщений, содержаща  на передающей стороне блок пам ти, выход которого соединен с первым входом блока управлени  вводом данных,

.первый выход которого соединен с первым входом блока пам ти второй вход которого подключен к первому выходу датчика номера блока данных и к пер- вому выходу блока управлени  пам тью, второй выход которого соединен с третьим входом блока пам ти, с первым входом блока фазировани , с выходом формировател  тактовых импульсов , с первым входом кодера, с вторым входом блока управлени  вводом данных и с входом датчика номера блока данных, второй выход которого подключен к третьему входу блока управлени  вводом данных, четвертый вход которого подключен к первому выходу формировател  сигналов обмена

. и к первому входу анализатора сигналов обратного канала, выход которого соединен с вторым входом блока фазировани  и с вторым„входом кодера, третий вход которого подключен к второму выходу блока упрадлени  вводом данных, п тый вход которого подключен к входу блока управлени  пам тью и к первому вьйсоду блока фазировани , второй выход которого соединен с первым входом формировател  тактовых импульсов и с первым входом формировател  сигналов обмена, второй выход которого соединен с первым входом пульта управлени  и сигнализации, второй вход котооого подключен к третьему выходу блока управлени  вводом данных, при этом первый выход пульта управлени  и сигнализации соединен с вторым входом формировател  сигналов обмена, третий вход у. третий выход которого  вл ютс  соответственно первым управл ющим входом и первым управл ющим выходом передающей стороны , тактовым входом которой  вл етс 

второй вход формировател  тактовых импульсов, второй вход анализатора сигналов обратного канала  вл етс  вторым управл ющим входом передающей стороны, сигнальными входами которой  вл ютс  шестой и седьмой входы блока управлени  вводом данных, четвертый выход которого  вл етс  первым сигнальным выходом передающей стороны , вторым сигнальным выходом которой  вл етс  выход кодера, второй выход пульта управлени  и сигнализа-  вл етс  вторым управл ющим выходом передающей стороны, третьим управл ющим входом которой  вл етс  третий вход пульта управлени  и сигнализации , а на приемной стороне - входной регистр, первый выход которого соединен с первым входом блока пам ти, второй вход которого подключен к первому выходу формировател  тактовых импульсов, второй выход которого соединен с первым входом входного регистра, второй выход которого через дешифратор служебных признаков подключен к первому входу формировател  сигналов обмена, второй вход которого подключен к первому выходу декодера , второй выход которого соединен с входом блока фазировани , первый выход которого соединен с первым входом формировател  тактовых импульсов , третий выход которого соединен с первым входом формировател  сигналов канала, второй вход которого подключен к второму выходу блока фазировани , выходной регистр, вход которого подключен к выходу блока пам ти, четвертый выход формировател  тактовых импульсов соединен с третьим входом формировател  сигналов обмена, третий вход формировател  сигналов обратного канала соединен с третьим выходом декодера, вход которого подключен к второму входу входного регистра и  вл етс  сигнальным входом приемной стороны, сигнальным выходом которой  вл етс  выход выходного регистра, второй вход формировател  тактовых импульсов  вл етс  тактовым входом приемной стороны, управл ющим входом которой  вл етс  четвертый вход формировател  сигналов обмена, выход которого  вл етс  первым управл ющим выходом приемной стороны , вторым управл ющим выходом которой  вл етс  выход формировател  сигналов обратного канала, о т л и 0

5

0

5

0

5

0

5

0

5

чающа с  тем, что, с целью увеличени  пропускной способности, на передающей стороне введен блок выбора длины кода, первый вход которого соединен с восьмым входом блока управлени  вводом данных, четвертый, п тый и шестой выходы которюго соединены соответственно с первым, вторым и третьим входами блока выборки длины кода , второй выход которого подключен к третьему входу формировател  тактовых импульсов, а на приемной стороне четвертый выход декодера соединен с третьим входом формировател  тактовых импульсов.

2. Система по п. 1, о т л и ч а кг- щ а   с   тем, что блок выбора длины кода содержит усилитель мощности, два триггера, логический узел, узел сравнени , генератор случайных импульсов, коммутатор, два регистра, распределитель , узел делени , два суммирующих счетчика и первый и второй элементы И, выходы которых соединены с первыми вxoдa ni соответственно первого и второго суммирующих счетчиков, выходы которых подключены соответственно к первому и второму входам узла делени  , выход которого соединен с первыми входами первого и второго регистров , выходы которых .подключены соот- . ветственно к первому и второму входам

узла сравнени , единичный и инверсный выходы которого соединены соответственно с первым и вторым входами логического узла, первый и второй, выходы которого подключены соответственно к S-входу и R-входу первого триггера, С-вход которого соединен с первым выходом распределител , второй выход которого соедине н с третьим входом узла сравнени  и с входом генератора случайных импульсов, единичный и инверсный выходы которого соединены соответственно с третьим и четвертым входами логического узла, первые входы первого и второго элементов И подключены к выходу второго триггера, R-вход которого соединен с входом распределител , третий выход которого подключен к первому входу коммутатора, первый и второй выходы которого соединены с вторыми входами соответственно первого и второго регистров, вторые входы пер-; вого и второго суммирующих счетчиков подключены к S-входу второго триггера и к п тому выходу распределител ,

четвертый выход которого соединен с третьим входом узла делени , второй вход коммутаторй соединен с инверсным выходом первого триггера и с входом усилител  мощности, выход которого  вл етс  вторым выходом блока выбора длины кода, первым выходом

Фиг. 2

которого  вл етс  единичный выход первого триггера, первым, вторым и третьим входами блока выбора длины кода  вл ютс  соответственно второй вход первого элемента И, второй вход второго элемента И и R-вход второго триггера.

Фиг. f

го

(О

S