SU949832A1 - Устройство цикловой синхронизации - Google Patents

Description

(54) УСТРОЙСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ

1

Изобретение относитс  к электросв зи и может использоватьс  дл  обеспечени  циклового фазировани  систем передачи дискретных сообщений.

Известно устройство цикловой синхронизации , содержащее последовательно соединенные регистр сдвига, дещифратор, первый анализатор, первый накопитель, блок совпадени  и генератор, выход которого подключен к другому входу первого анализатора , другой выход которого через второй накопитель подключен к другому входу первого накопител , а также последовательно соединенные второй анализатор, блок управлени  и делитель, выход которого подключен к второму входу блока совпадени  и первому входу второго анализатора, а другой вход делител  объединен с входом регистра сдвига и другим входом генератора , выход дещифратора подключен к второму входу второго анализатора, а дополнительный накопитель включен между выходом делител  и третьим входом блока совпадени  1.

Данное устройство обладает низкой помехоустойчивостью и малым быстродействием.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство цикловой синхронизации, содержащее распределитель импульсов, один из выходов которого соединен с первым входом первого элемента НЕТ и с первым входом первого элемента И, выход которого подключен к тактовому входу первого накопител , выход которого подключен к первому входу сброса второго накопител , выход которого подключен к первому входу второго элемента И,

10 выход которого подключен к установочному входу распределител  импульсов, к первому входу сброса первого накопител  и ко второму входу сброса второго накопител , к тактовому входу которого подключен вы15 ход первого элемента НЕТ, второй вход которого объединен с вторым входом первого элемента И, с первым входом третьего элемента И и подключен к выходу первого дещифратора, соответствующие входы которого соединены с соответствующими выходами первого регистра сдвига, информационный вход которого объединен с информационным входом кодового разделител  и с входом выделител  тактовой частоты. ВЫХОД которого подключен к тактовому входу распределител  импульсов, другие выходы которого соединены с входами кодового разделител , а второй вход второго элемента И св зан с первым входом второго элемента НЕТ, выход которого соединен с установочным входом триггера 2. Однако и это устройство обладает низкой помехоустойчивостью и малым быстродействием . Цель изобретени  - повышение помехоустойчивости и быстродействи . Указанна  цель достигаетс  тем, что в устройство цикловой синхронизации, содержащее распределитель импульсов, один из выходов которого соединен с первым входом первого элемента НЕТ и с первым входом первого элемента И, выход которого подключен к тактовому входу первого накопител , выход которого подключен к первому входу сброса второго накопител , выход которого подключен к первому входу второго элемента И, выход которого подключен к установочному входу распределител  импульсов , к первому входу сброса первого накопител  и к второму входу сброса второго накопител , к тактовому входу которого подключен выход первого элемента НЕТ второй вход которого объединен с вторым входом первого элемента И, с первым входом третьего элемента И и подключен к выходу первого дешифратора, соответствующие входы которого соединены с соответствующими выходами первого регистра сдвига, информационный вход которого объединен с информационным входом кодового разделител  и с входом выделител  тактовой частоты, выход которого подключен к тактовому входу распределител  импульсов , другие выходы которого соединены с входами кодового разделител , а второй вход второго элемента И св зан с первым входом второго элемента НЕТ, выход которого соединен с установочным входом триггера , введены третий накопитель, второй дешифратор и второй регистр сдвига, при этом выход последнего разр да второго регистра сдвига подключен к второму входу третьего элемента И и к первому информационному входу второго дешифратора, к информационным входам которого подключены выходы соответствующих разр дов второго регистра сдвига, информационный вход которого соединен с выходом третьего элемента И, а установочный вход соединен с входом сброса третьего накопител  и с первым выходом второго дещифратора, тактовый вход которого объединен с тактовыми входами первого дешифратора, первого и второго регистров сдвига и с выходом выделител  тактовой частоты, а второй выход св зан с тактовым входом третьего накопител , выход которого соединен с первым входом второго элемента. НЕТ, второй вход которого св зан с первым входом первого элемента НЕТ, выход которого соединен с вторым входом сброса первого накопител , выход которого соединен со входом сброса триггера, выход которого св зан с управл ющим входом кодового разделител . На чертеже изображена структурна  электрическа  схема предлагаемого устройства . Устройство цикловой синхронизации содержит регистры 1 и 2 сдвига, элементы НЕТ 3 и 4, элементы И 5, 6 и 7, выделитель 8 тактовой частоты, дешифраторы 9 и 10, накопители 11, 12 и 13, распределитель 14 импульсов, кодовый разделитель 15 и триггер 16. Устройство работает следующи.м образом . На выход устройства поступает последовательность принимаемых элементов сообщени , вследствие чего на выходе выделител  8 тактовой частоты формируетс  последовательность импульсов синхронных и синфазных принимаемым элементам сообщени  (частота следовани  этих импульсов равна частоте телеграфировани ), обеспечивающа  тактовую синхронизацию работы устройства. Если в регистре 1 сдвига оказываетс  записанной комбинаци , аналогична  фазирующей, то на выходе дешифратора 9 формируетс  импульс. В случае синфазной работы устройства сигнал на выходе последнего такта распределител  14 импульсов , период повторени  которого равен циклу принимаемых сообщений, совпадает во -времени с сигналом наличи  фазирующей комбинации на выходе дещифратора 9, вследствие чего на выходе элемента И 5 формируютс  импульсы, осуществл ющие зар д накопител  12 (накопител  по входу в сцнхронизм). При поступлении на тактовый вход накопител  12 d импульсов подр д на его выходе формируетс  одиночный сигнал, осуществл ющий сброс накопител  11 (накопител  по выходу из синхронизма), а накопитель 12 возвращаетс  в исходное (незар женное) состо ние. Затем вновь происходит его зар д и т. д. Если в момент формировани  сигнала на выходе последнего такта распределител  14 имеет место временное отсутствие сигнала на выходе дещифратора 9 (например , из-за искажени  фазирующей комбинации в канале св зи), то элемент И 5 остаетс  закрытым, а на выходе элемента НЕТ 3 формируетс  сигнал, сбрасывающий накопитель 12 в «ноль и зар жающий накопитель 11 на «единицу. При поступлении на вход накопител  11 b импульсов, если за это врем  не произошел сброс накопител  11 сигналом с выхода накопител  12, на выходе накопител  11 формируетс  уровень напр жени , открывающий элемент И 6 по первому входу (устройство прин ло решение о выходе из состо ни  синхронизма). Наличие в составе принимаемых элементов сообщени  информационных комбинаций, аналогичных фазирующим, и формирование в соответствующие им моменты времени сигналов на выходе дешифратора 9 не оказывает вли ни  на работу накопителей 11 и 12, так как эти сигналы не совпадают во времени с сигналами на выходе последнего такта распределител  14 (не проход т через элемент И 5 и НЕТ 3). Параллельна  цепь контрол  синхросигнала (элемент И 7,. регистр сдвига 2, дешифратор 10 и накопител  13) работает следующим образом. В случае отсутстви  информации в регистре сдвига 2 (например, в момент включени  аппаратуры или после прерываний в канале св зи) на первом выходе дещифратора 10 формируетс  импульс, устанавливающий разр ды регистра 2 сдвига в единичное состо ние. Под действием тактовых импульсов происходит продвижение единиц по регистру 2 сдвига. Информаци  с выхода последнего разр да регистра 2 сдвига поступает на второй вход элемента И 7, на первый вход которого в момент обнаружени  в составе принимаемой информации комбинаций , аналогичных фазирующим, с выхода дешифратора 9 поступает импульс. Элемент И 7 осуществл ет операцию логического умножени  поступающей на его входы информации, вследствие чего в регистр сдвига 2 происходит запись единицы только при одновременном поступлении сигналов на оба входа элемента И 7. Таким образом, в устройстве происходит непрерывное последовательное во времени логическое умножение двоичных разр дов , соответствующих по расположению комбинаци м, аналогичным фазирующим, Внутри принимаемого цикла сообщений, на соответствующие разр ды результата анализа , получаемого из предыдущего цикла приема сообщений. Случайное расположение информационных комбинаций, аналогичных фазирующим, внутри принимаемых циклов сообщени  и непрерывное поступление фазирующей комбинации на одной и той же временной позиции в каждом из циклов приводит к тому, что в один из моментов времени в регистре 2 сдвига окажетс  записанной комбинаци  10...О (месторасположение единицы соответствует первому разр ду 2 регистра, т. е. она поступает на последний информационный вход дешифратора 10). Вследствие этого на втором выходе дешифратора 10 формируетс  импульс, свидетельствующий об обнаружении параллельной цепью контрол  синхросигнала фазирующей комбинации. Так как в регистре 2 сдвига записана комбинаци  10...О, а фазирующа  комбинаци  поступает в каждом цикле принимаемых сообщений, то и сигнал на втором выходе формируетс  в каждом цикле сообщений. В случае искажени  фазирующей комбинации (или временного сбо  в работе системы передачи) сигнал на выходе дешифратора 9 в требуемый момент времени не формируетс . Поэтому в, регистре сдвига 2 оказываетс  записанной нулева  комбинаци , вследствие чего на первом выходе дещифратора 10 формируетс  импульс , устанавливающий разр ды регистра 2 сдвига в единичное состо ние. Сигналы со второго выхода дещифратора 10 поступают на тактовый вход накопител  13. Сигналы на выход накопител  13 с его тактового входа проход т на второй вход элемента И 6 только в том случае, если за промежуток времени между двум  сигналами с первого выхода дешифратора 10, сбрасывающими накопитель 13 в нулевое состо ние, на втором выходе дешифратора 10 формируетс  подр д не менее Е импульсов (где Р - коэффициент накоплени  накопител  13). В случае прин ти  устройством решени  о выходе из синхронизма (формирование уровн  напр жени  на выходе накопител  11) первый же сигнал со второго выхода дешифратора 10 пройдет через элемент И 6, сигнал с выхода которого сбросит накопители 11 и 12 в нулевое состо ние и установит распределитель 14 импульсов в новое исходное состо ние. Если это состо ние  вл етс  синфазным (веро тность чего весьма велика из-за высокой помехоустойчивости сигналов наличи  фазирующей комбинации , на втором выходе дешифратора 10), то сигнал на выходе последнего такта распределител  14 совпадает во времени с сигналом на выходе дешифратора, вследствие чего происходит зар д накопител  12, и работа устройства продолжаетс  вышеописанным образом. Если новое исходное состо ние распределител  14 не  вл етс  синфазным (веро тность чего крайне мала), то происходит зар д накопител  И, а затем вышеописанным образом установка распределител  14 в новое исходное состо ние. Кодовый разделитель 15 под действием сигналов с выходов распределител  14 импульсов осуществл ет декодирование (определение временной позиции каждого элемента цикла) принимаемых элементов сообщени . Определение режима работы кодового разделител  15 производитс  цепью, состо щей из элемента НЕТ 4 и триггера 16. Отсутствие сигнала на выходе триггера 16 разрешает декодирование информации в кодовом разделителе 15 и свидетельствует об уверенности в наличии цикловой синхронизации. Так как установка триггеpa 16 в единичное состо ние производитс  сигналом с выхода элемента НЕТ 4, а его сброс - сигналом с выхода накопител  12, то сигнал на выходе триггера 16, свидетельствующий о возможности отсутстви  цикловой синхронизации, формируетс  только в еледующих трех случа х:

-если в регистре 2 сдвига циркулирует не одна, а несколько единиц, т. е. если цепь контрол  синхросигнала не прин ло рещени  об обнаружении фазирующей комбинации (веро тность чего достаточна высока как в случа х высокого уровн  помех в канале св зи, так и в случае циклического повторени  кодограмм сообщений или их частей);

-если сигнал на выходе последнего такта распределител  14 импульсов не совпадает во времени с сигналом на втором выходе дешифратора 10, т. е. если произощел временной сбой в работе передатчика, либо если, в случае циклического повторени  информации, содержащей комбинацию, аналогичную фазирующей, произошло искажение фазирующей комбинации;

-если сигнал на выходе последнего такта распределител  14 совпадает во времени с сигналом на выходе дешифратора 10 в течение менее чем d циклов подр д, т. е. если устройство не прин ло рещение о вхождении в синхронизм.

Такое управление режимом работы кодового разделител  15 позвол ет снизить веро тность выдачи потребителю ошибочно декодированной информации (повысить достоверность выдаваемой информации) из-за сбоев цикловой синхронизации. При этом работой элемента НЕТ 4 управл ют сигналы с выхода накопител  13, что также повышает достоверность выдаваемой потребителю информации.

Введение св зи между выходом первого элемента НЕТ 3 и вторым сбросовым входом первого накопител  12 обеспечивает в сравнении с прототипом, где эта св зь отсутствует , повышение помехоустойчивости фазировани , так как этим исключаетс  ложный зар д первого накопител  сигналами , которые не следуют один за другим в каждом цикле принимаемых сообщений (т. е. сигналами, сформированными на выходе дешифратора 9 из-за воздействи  помех в канале св зи или из-за случайных сочетаний информационных элементов сообщени , аналогичных фазирующим). Beро тность этого событи  в устройстве-прототипе при малой длине фазирующей комбинации достаточно велика, так как врем  поддержани  синхронизма, как правило, выбираетс  во много раз больщим, чем врем  вхождени  в синхронизм. Кроме того, введение выщеуказанной св зи позвол ет без снижени  помехоустойчивости устройства при восстановлении синхронизма уменьшить коэффициент накоплени  первого накопител  12, т. е. повысить быстродействие устройства и увеличить объем выдаваемой потребителю достоверной информации, так как сигнал с выхода накопител  12 посредством триггера 16 управл ет режимом работы кодового разделител  15.

Параллельна  цепь контрол  синхросигнала обеспечивает защиту от ложных установок распределител  14 импульсов в новое исходное состо ние, поскольку алгоритм работы этой цепи, состо щей из элемента И 7, регистра сдвига 2, дешифратора 10 и накопител  13, предусматривает проверку тождественности обнаруженной комбинации (аналогичной фазирующей) фазирующей комбинации путем последовательного во времени логического перемножени  всех без исключени  сигналов, формируемых на выходе дешифратора 9 (в том числе сформированных как под воздействием помех, так и в результате случайных сочетаний информационных разр дов), а сигнал на установку распределител  14 в новое исходное состо ние формируетс  в случае циркулировани  в регистре 2 сдвига только одной единицы.

В устройстве-прототипе параллельна  цепь контрол  формирует выходной сигнал при двухкратном повторении на одних и тех же временных позици х циклов принимаемых сообщений первой же комбинации (и при том только одной за врем  длительности каждого цикла сообщений), котора  следует во времени за искаженной фазирующей комбинацией. Поэтому предлагаемое устройство обеспечивает лучшую помехоустойчивость и более высокое быстродействие при восстановлении синхронизма (исключение ложных установок распределител  импульсов уменьщает врем  несинхронной работы устройства). Особенно это наблюдаетс  в случае циклического повторени  кодограмм или их частей, а также в случае малой длины фазирующей комбинации , т. е. когда веро тность формировани  из информационных разр дов комбинаций, аналогичных фазирующим и расположенных на одних и тех же временных позици х в нескольких кодограммах весьма велика.

Claims (2)

1. К повыщению быстродействи  и помехоустойчивости устройства при восстановлении синхронизма приводит и зависимость числа проверок, через которое параллельна  цепь контрол  синхросигнала принимает рещение, что данна  комбинаци   вл етс  истинно фазирующей, от структуры принимаемых сообщений, а также тем, что в случае искажени  фазирующей комбинации , процесс проверки истинности данной комбинации начинаетс  заново (это обеспечиваетс  использованием дещифратора 10, выдел ющего комбинации 00,..0 и 00...01, и установкой разр дов регистра 2 сдвига в единичное состо ние сигналом с первого выхода дешифратора 10). Ввиду того, что в предлагаемом устройстве кодовый разделитель 15 может работать в нескольких режимах (благодар  введению цепи управлени  им, состо щей из элемента НЕТ 4 и триггера 16), возможно выделить промежутки времени, в течение которых возможно ошибочное декодирование информации из-за сбоев цикловой синхронизации (см. описание работы цепи управлени  кодовым разделителем), и повысить помехоустойчивость системы передачи в целом (за счет повышени  достоверности выдаваемой потребителю информации). Высока  помехоустойчивость предлагаемого устройства позвол ет уменьшить длину фазирующей комбинации и уменьшить коэффициенты накоплени  накопителей по входу и выходу из синхронизма, что повышает пропускную способность системы передачи в целом и уменьшает потери информации из-за несинхронного состо ни  устройства циклового фазировани . Формула изобретени  Устройство цикловой синхронизации, содержащее распределитель импульсов, один из выходов которого соединен с первым входом первого элемента НЕТ и с первым входом первого элемента И, выход которого подключен к тактовому входу первого накопител , выход которого подключен к первому входу сброса второго накопител , выход которого подключен к первому входу второго элемента И, выход которого подключен к установочному входу распределител  импульсов, к первому входу сброса первого накопител  и к второму входу сброса второго накопител , к тактовому входу которого подключен выход первого элемента НЕТ, второй вход которого объединен с вторым входом первого элемента И, с первым входом третьего элемента И и подключен к выходу первого дещифратора, соответствующие входы которого соединены с соответствующими выходами первого регистра сдвига, информационный вход которого объединен с информационным входом кодового разделител  и с входом выделител  тактовой частоты, выход которого подключен к тактовому входу распределител  импульсов, другие выходы которого соединены с входами кодового разделител , а второй вход второго элемента И соединен с первым входом второго элемента НЕТ, выход которого соединен с установочным входом триггера, отличающеес  тем, что, с целью повышени  помехоустойчивости и быстродействи , введены третий накопитель , второй дещифратор и второй регистр сдвига, при этом выход последнего разр да второго регистра сдвига подключен к второму входу третьего элемента И и к первому информационному входу второго дешифратора , к информационным входам которого подключены выходы соответствующих разр дов второго регистра сдвига, информационный вход которого соединен с выходом третьего элемента И, а установочный вход соединен с входом сброса третьего накопител  и с первым выходом второго дешифратора, тактовый вход которого объединен с тактовыми входами первого дешифратора , первого и второго регистров сдвига и с выходом выделител  тактовой частоты , а второй выход соединен с тактовым входом третьего накопител , выход которого соединен с первым входом второго элемента НЕТ, второй вход которого соединен с первым входом первого элемента НЕТ, выход которого соединен с вторым входом сброса первого накопител , выход которого соединен с входом сброса триггера, выход которого соединен с управл ющим входом кодового разделител . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 623260, кл. Н 04 L 7/08, 1977.
2. 2.Левин Л. С. Плоткин М. А. Основы построени  цифровых систем передачи. М., «Св зь, 1975, с. 118-120, рис. 4.29 (прототип).