SU1566500A1 - Устройство цикловой синхронизации - Google Patents

Abstract

Изобретение относитс  к электросв зи. Цель изобретени  - повышение помехоустойчивости при одновременном упрощении устройства. Устройство цикловой синхронизации содержит регистр 1 сдвига, решающий блок /РБ/ 2, эл-ты И 3,4 и 5, счетчик 6 ошибок, эл-т ИЛИ 7, дешифратор 8 и счетчик 9 тактовых импульсов. Работа устройства состоит из двух этапов: поиск синхрокода и захват синхрокода. На этапе поиска РБ 2 осуществл ет поиск основной части /16 бит/ синхрокода с заданным порогом обнаружени  /ПО/. Завершением этого этапа  вл етс  занесение в счетчик 6 значени  двоичного кода ошибки, не превышающей заданного ПО, и обнуление счетчика 9. На этапе захвата РБ 2 осуществл ет анализ каждого бита синхрокода, следующего после начальных 16 бит, в соответствии с состо нием счетчика 9. Завершением этого этапа  вл етс  обнаружение синхрокода, если после отсчета счетчиком 9 15 импульсов код ошибки в счетчике 6 не превышает ПО, или принудительное обнуление счетчика 9. Оно происходит либо от дешифратора 8, если значение кода ошибок в счетчике 6 превысило значение ПО, либо от эл-та И 5, если на этапе захвата вновь обнаружена основна  часть синхрокода. Цель достигаетс  за счет использовани  ПО на этапе поиска синхронизма. 1 ил.

Description

ел

05 О

сл

Изобретение относитс  к электросв зи и может быть использовано дл  помехоустойчивого выделени  сигналов цикловой синхронизации в системах передачи дискретной информации.

Цель изобретени  - повышение помехоустойчивости при одновременном упрощении устройства.

Устройство содержит регистр 1 сдвига , решающий блок 2, элементы И 3-5, счетчик 6 ошибок, элемент ИЛИ 7, дешифратор 8 и счетчик 9 тактовых импульсов .

Устройство работает следующим образом .

Двоичные информационные посылки, получаемые из канала св зи, поступают на вход регистра 1 сдвига. Параллельные выходы всех разр дов регистра 1 соединены с входами решающего блока 2, Циклический синхрокод, который должно обнаруживать устройство, содержит п бит, из которых m начальных бит составл ют его основную часть. Решающий блок 2 производит анализ каждой m-разр дной комбинации, возникающей на выходах регистра 1,

Решающий блок 2 представл ет собой посто нное запоминающее устройство, которое выполн ет функцию сравнени  кода, поступающего на его адресные входы с эталонным кодом синхропосле- довательности за счет соответствующего программировани . При этом задаетс  порог обнаружени  синхрокода, т.е. допустимое число бит принимаемого синхрокода, которое может не совпадать с эталоном.

0

5

0

5

гает на один шаг анализируемую последовательность и устанавливает счетчик 9 в состо ние I. Решающий блок 2 анализирует поступивший в регистр 1 (т+1)-й разр д синхрокода и состо ние выходов счетчика 9. При наличии ошибки в (тг,+ 1)-м разр де синхрокода на втором выходе решающего блока 2 по вл етс  сигнал очередной ошибки кода, который тактируетс  на элементе И 4 импульсом сдвига и поступает на счетный вход счетчика 6 ошибок. Когда код ошибки в счетчике 6 превышает допустимое значение, дешифратор 8 вырабатывает сигнал фазировки счетчика 9, который через элемент ИЛИ 7 поступает на R-вход счетчика 9 и устанавливает его в нулевое состо ние. В этом случае повтор етс  описанный цикл поиска синхрокода, Если в течение n-m тактов сдвига после первой фазировки счетчика 9 значение ошибки синхрокода, формируемое счетчиком 6, не превышает допустимого значени , то на первом выходе решающего блока 2 формируетс  сигнал обнаружени  синхрокода, который поступает на элемент И 3, На второй вход элемента И 3 с дешифратора 8 поступает сигнал отсутстви  ошибки синхрокода . На выходе элемента И 3 формируетс  сигнал конца синхрокода.

Дл  примера рассмотрим циклический синхрокод 111110001101110 1010000100101100, в котором каждый последующий бит, начина  с 6, обра-.

зован по закону а

ап ©а,-.,

где

знак 6) означает сложение по mod 2,

а первые п ть бит задаютс  при-кодиро

Если ошибка в анализируемой синхро

группе не превышает порога обнаружени , на третьем выходе решающего блока 2 по вл етс  сигнал параллельного ввода, который через элемент И5 производит запись в счетчик 6 К-разр д- ного кода ошибки, который формируетс  на выходах с 4-го по ()-й решающего блока 2. Код ошибки представл ет собой двойное значение числа бит анализируемой синхрогруппы, несовпадающее с эталоном. Элемент И 5 тактируетс  импульсной последовательностью задержанной по отношению к тактам сдвига регистра 1,

Одновременно с записью кода ошибки в счетчик 6 через элемент ИЛИ 7 происходит фазирование счетчика 9 путем установки его в нулевое состо ние . Следующий тактовый импульс сдви

5

0

5

Длина синхрокода п составл ет 31 бит. Минимальна  основна  часть этого синхрокода имеет длину 14 бит. При этом каждое последующее кодовое слово , образованное при сдвиге на один такт, отличаетс  от предыдущего на величину ,

первое кодовое слово,

второе кодовое слово (), 1 1 100011011101 - третье кодовое

слово () и т.д.

В этом случае оставша с  часть синхрокода составл ет 17 бит,

Выбирают длину основной части синхрокода , В этом случае оставша с  часть синхрокода составл ет n-m 15 бит. Дл  пересчета 15 символов

1111 10001101II 1 1 110001101110

необходим четырехразр дный счетчик. Анализ рассматриваемого синхрокода может осуществл тьс  на двух ПЗУ типа 556 РТ6.

Алгоритм работы устройства состоит из двух фаз: фазы поиска синхрокода; фазы захвата синхрокода.

На этапе поиска решающий блок 2 осуществл ет поиск основной части синхрокода (16 бит) с заданным порогом обнаружени , Завершением фазы поиска  вл етс  занесение в счетчик 6 значени  двоичного кода ошибки, не превышающей заданного порога, и обнуление счетчика 9 тактовых импульсов .

На этапе захвата решающий блок 2 осуществл ет анализ каждого бита синхрокода, следующего после начальных 16 в соответствии с состо нием счетчика 9 тактовых импульсов. Завершением фазы эахвата  вл етс  обнаружение синхрокодл, если после отсчета счетчиком 9 п тнадцати импульсов код ошибки в счетчике 6 не превышает порога обнаружени , или принудительное обнуление счетчика тактовых импульсов 9, либо от дешифратора 8, если значение кода ошибок в счетчике 6 превысило значение порога обнаружени , либо от элемента И 5, если же на этапе захвата вновь обнаружена основна  часть синхрокода. Последнее означает, что ранее обнаружен-,, пне счетчика ошиОок,входы которого сое- на  основна  часть синхрокода была об- динены с выходами Код ошибки решаюнаружена ложно. При правильном обнаружении начальной части синхрокода занесение кода в счетчик ошибок не производитс .JQ

Таким образом, предложенное устройство обеспечивает повышение помехоустойчивости за счет использовани  порога обнаружени  на этапе поиска синхронизма .

Claims (1)

1. Формула изобретени 

   Устройство цикловой синхронизации, содержащее счетчик ошибок и три элемента И, причем выход первого элеменQ та И  вл етс  выходом устройства, выход второго элемента И соединен с входом элемента ИЛИ, выход которого подключен к установочному входу счетчика тактовых импульсов, а первый вход

   5 первого элемента И соединен с выходом дешифратора, отличающеес  т§м, что, с целью повышени  помехоустойчивости при одновременном упрощении устройства, в него введены ре0 гистр сдвига и решающий блок, перва  группа входов которого соединена с выходами регистра сдвига, втора  группа входов подключена к выходам счетчика тактовых импульсов, первый

   5 выход решающего блока соединен с вторым входом первого элемента И, второй и третий выходы подключены к первым входам соответственно третьего и второго элементов И, вторые входы

   0 которых  вл ютс  соответственно первым и вторым тактовыми входами устройства третье го и второго элементов И, а выходы подключены соответственно к счетному входу и Б ;оду Исходное состо щего блока, а выходы счетчика ошибок подключены к входам дешифратора, выход которого соединен с инверсным входом элемента ИЛИ, счетные входы регистра сдвнгл и счетчика тактовых импульсов соединеШ с вторым входом третьего элемента И11И,