RU1795446C - Многоканальное устройство дл сравнени кодов - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в многоканальных резервированных системах обработки информации в последовательных кодах. Цель изобретени  - повышение производительности за счет сравнени  кодов всех каналов с различной информацией в одном цикле. Устройство содержит генератор 3 импульсов, счетчик 4, элементы НЕ 5, 6, 7, распределитель 8 импульсов, регистр 9, блоки 10, 11 суммировани , триггеры 12, 13, элемент ИЛИ-НЕ 14, элементы И 15, 16, ИЛИ 17, дешифратор 18, блок 19 пам ти, элемент 20 сравнени . Счетчик 4 через блоки 1, 2 опрашивает цепи запросов и информации каналов. При обнаружении запроса от канала счетчик 4 адресует этот канал, выбирает соответствующие  чейки в блоках 10, 11 суммировани  и включает рас

Description

VI

О

ел

N СЬ

пределитель 8. Распределитель 8 обеспечивает считывание из блока 19 бит предыдущей кодограммы, который сравниваетс  с текущим битом с помощью элемента 20 сравнени , после чего текущий бит записываетс  в регистр 9. Регистр 9 накапливает код признака-маркера начала кодограммы, который декодируетс  дешифратором 18. Сигнал маркера с дешифратора 18 сбрасывает в нуль содержимое соответствующей

 чейки в блоке 10, который  вл етс  многоканальным счетчиком бит и формирует адресную часть дл  блока 19 пам ти. При совпадении бит предыдущей и последующей кодограмм в блоке 11 накапливаетс  число совпавших кодограмм и при достижении порогового числа выдаетс  сигнал совпадени  на выход 24 устройства. 1 з.п. ф-лы, 3 ил.

Изобретение относитс  к вычислительной технике и может быть использовано в многоканальных системах обработки информации дл  выделени  достоверной информации путем кодового голосовани .

Целью изобретени   вл етс  повышение производительности за счет сравнени  кодов всех каналов с различной информацией в одном цикле.

Функциональна  схема устройства приведена на фиг, 1, схема выполнени  блоков суммировани  - на фиг. 2, временна  диаграмма работы устройства - на фиг. 3.

Устройство содержит вход 1 запросов каналов, вход 2 информации каналов, генератор 3 импульсов, счетчик 4, элементы НЕ 5, 6,7, распределитель 8 импульсов, регистр 9, блоки 10, 11 суммировани , триггеры 12, 13, элемент ИЛИ 14, элементы И 15, 16, элемент ИЛИ 17, дешифратор 18, блок 19 пам ти, элемент 20 сравнени  (ИСКЛЮЧАЮЩЕЕ ИЛИ), выход 21 сброса каналов, выход 22 сигнала сравнени , выходы 23 адресов каналов. Блоки 10, 11 суммировани  содержат сумматор 24, коммутатор 25, регистр 26 накоплени  сумм, выходы 27 номера бита, выход 28 порогового значени  суммы..

Устройство работает следующим образом .

В исходном положении триггеры 12, 13, счетчик 4 установлены в нулевое положение . На входе 1 установлен единичный сигнал , который удерживает в нулевом положении распределитель 8 и подает сигнал разрешени  счета на управл ющий вход счетчика 4. После включени  генератора 3 счетчик 4 начинает циклический счет тактовых импульсов и формирует на выходах 23 последовательность адресов каналов, обслуживаемых устройством. Канал, опрашиваемый счетчиком 4, выставл ет запрос на обслуживание по входу 1 устройства в виде

сигнала низкого уровн , который блокирует счетчик 4 и снимает сигнал сброса с входа пуска распределител  8. На выходах счетчика 4 устанавливаетс  адрес П-го канала, требующего обслуживани . Информаци  П-го канала подаетс  по входу 2 устройства, в последовательном коде, бит за битом, в виде кодограмм, содержащих признак начала кодограмм - маркер и информационную

часть, Дл  достоверности передача одной и той же кодограммы по данному каналу многократно повтор етс  в виде серии некоторое пороговое число раз до передачи следующей кодограммы другого содержани . Формат кодограмм разных серий может быть разным, максимальна  длина серии определ ет разр дность элементов устройства. Счетчик 4 адресует в регистре 9  чейку П-го канала, в которой содержитс 

информаци , прин та  по П-му каналу в предыдущих циклах обслуживани  канала, За счет обратной св зи с выходов регистра 9 на группу его входов, сдвинутых на один разр д, обеспечиваетс  преобразование

последовательного кода в параллельный. При этом текущий бит записываетс  на место первого разр да данной  чейки, а все предыдущие биты записываютс  в следующие разр ды этой  чейки, и происходит

сдвиг кода по разр дам  чейки в каждом цикле опроса данного канала. Накапливаемый параллельный код подаетс  с выходов регистра 9 на дешифратор 18 маркера. Если код в П-й  чейке регистра 9 не  вл етс 

маркером кодограммы, то на выходе дешифратора 18 сигнал не формируетс . При этом элемент И 15 закрыт и через элемент НЕ 5 на входы D, R блока 10 суммировани  подаетс  единичный сигнал, обеспечивающий

режим суммировани  числа принимаемых бит поданному каналу. В блоках 10, 11 счетчик 4 также адресует  чейки П-го канала. Блок 10 предназначен дл  суммировани 

числа бит, поступающих по каждому из П каналов, формирует адрес-номер бит и выполн ет функции многоканального счетчика бит. Блок 11 предназначен дл  суммировани  числа маркеров совпавших кодограмм при их сравнении, поступающих по П-му каналу, выполн ет функции многоканального счетчика совпадающих кодограмм и формирует сигнал сравнени  по пороговому критерию дл  каждого канала. Суммирование сигналов в блоках 10, 11 производитс  следующим образом. В регистре 26 блоков 10,11 каждому каналу соответствует  чейка, адресуема  по входам запись/чтение счетчиком 4 устройства. При подаче П-го адреса на вход R регистра 26 на выходах последнего формируетс  код, предыдущий и содержащийс  в П-й  чейке регистра. Этот код подаетс  на группу входов сумматора 24, где суммируетс  с единицей, подаваемой на D-вход сумматора 24. При подаче единичного сигнала на вход R блоков 10. 11 открываетс  коммутатор 25 и последующий код суммы сигналов с выходов сумматора 24 поступает на D-входы регистра 26 в  чейку, адресуемую по входам W, R счетчиком 4; Запись суммы в эту  чейку производитс  импульсным сигналом, подаваемым на вход С регистра 26. Дл  установки в нуль содержимого  чейки П-ro канала по входу R блоков 10, 11 подаетс  нулевой сигнал, коммутатор 25 закрываетс , на D-входы регистра 26 подаютс  нулевые сигналы и в  чейку, адресуемую по входам запись/чтение записываетс  нулевой код, импульс записи подаетс  на С-вход регистра 26. После запуска распределитель 8 выполн ет один цикл обработки бита информации П-ro канала , В начале цикла на восьмом выходе распределител  8 установлен единичный сигнал, который задает режим чтени  на входе запись/чтение блока 19 пам ти. На адресные входы блока 19 пам ти поступают со счетчика 4 - адрес П-ro канала, с выходов блока 10 суммировани  - адрес бита, прин того дл  данного канала в предыдущем цикле. Импульс с первого выхода распределител  8 производит запись текущего бита с входа 2 в  чейку регистра 9, адресуемую счетчиком 4. Импульс со второго выхода распределител  8 включает триггер 12, который через элемент ИЛИ 14 подает сигнал выборки кристалла на вход CS блока 19 пам ти . Из блока 19 по указанному адресу считываетс  бит идентичной кодограммы, прин тый дл  данного канала в предыдущем цикле передачи этой кодограммы. Этот бит подаетс  на элемент 20 сравнени , на другой вход которого поступает текущий бит с входа 2 и производитс  сравнение бит

предыдущей и последующей кодограммы. При передаче по П-му каналу кодограммы в первый раз ее биты не совпадают с битами, хран щимис  в  чейках блока 19 пам ти. 5 При несовпадении бит на входах элемента сравнени  20 на его выходе формируетс  единичный сигнал, который открывает элемент И 16 и через элемент НЕ 7 устанавливает режим обнулени   чейки данного

0 канала в блоке 11 суммировани . Импульс с третьего выхода распределител  8 через элементы И 16, ИЛИ 17 записывает нулевой код, т.е. сбрасывает в нуль  чейку блока 11, адресуемую счетчиком 4. Импульс с четвер5 того выхода распределител  8 сбрасывает в. нуль триггер 12.

При этом на восьмом выходе распределител  8 устанавливаетс  нулевой потенциальный сигнал, соответствующий режиму

0 записи информации на входе запись/чтение блока 19 пам ти. Импульс с п того выхода распределител  8 включает триггер 13, который через элемент ИЛИ 14 подает сигнал выборки на блок 19 пам ти. В блоке 19

5 на место бита предыдущей кодограммы записываетс  текущий бит последующей кодограммы в  чейку, адресуемую счетчиком 4 и блоком 10 суммировани . Импульс с шестого выхода распределител  8 сбрасывает в

0 нуль триггер 13. Импульс с седьмого выхода распределител  8 увеличивает на единицу содержимое  чейки в блоке 10, импульс с дев того выхода-через выход 21 сбрасывает сигнал запроса П-го канала. На этом цикл

5 обработки бита П-го канала заканчиваетс . После, сн ти  сигнала запроса П-ro канала на входе 1 снова формируетс  единичный сигнал, который сбрасывает в нуль распределитель 8 и включает счетчик 4 в режим

0 опроса каналов. При обнаружении запроса другого или П-го канала организуетс  обработка запроса данного канала аналогично описанному выше. После накоплени  в регистре 9 байта маркера кодограммы П-го

5 канала на выходе дешифратора 18 формируетс  единичный сигнал, который через элемент НЕ 5 устанавливает в блоке 10 суммировани  режим сброса в нуль  чейки П-го канала. 8 текущем цикле распредели0 тель 8 импульсом с седьмого выхода устанавливает в нуль П-ю  чейку, после чего в ней начинаетс  счет бит информационной части кодограммы П-го канала. После первой передачи информационной части кодог5 раммы, содержащей К бит, в блоке 10 фиксируетс  адрес К и соответственно в блоке 19 пам ти эта информаци  запишетс  в  чейках с 1 по К. Во врем  второй передачи кодограммы ее маркер, содержащий М бит, разместитс  в блоке 19 в  чейках с (К+1) по

(К+М). После приема этого маркера адресна   чейка в блоке 10 обнул етс  и блок 10 начинает адресовать в блоке 19 пам ти  чейки с 1 по К, в которых записана информационна  часть кодограммы (предыдущей ). С этого момента биты текущей и последующей кодограмм при их сравнении начинают совпадать. При этом на выходе элемента 20 сравнени  формируетс  нулевой сигнал, который закрывает элемент И 16 и через элемент НЕ 7 устанавливает режим суммировани  в П-й  чейке блока 11. В процессе обработки бит информационной части кодограммы элементы И 15, 16 закрыты и импульс с третьего выхода распределител  8 не воздействует на блок 11 суммировани . После третьей и последующих передач кодограммы данной серии биты ее маркера совпадают с битами маркера предыдущей кодограммы. После накоплени  байта маркера в регистре 9 сигнал дешифратора 18 открывает элемент И 15, В этом цикле импульс с третьего выхода распределител  8 через.элементы И 15, ИЛИ 17 увеличивает в блоке 11 на единицу содержимое П-й  чейки , в которой фиксируетс  число совпадеФормула и з о б р е.т.е н и   1.Многоканальное устройство дл  сравнени  кодов, содержащее генератор импульсов , счетчик, блок пам ти, регистр, элемент сравнени , первый триггер, первый и второй элементы ИЛИ, первый и второй Элементы И, причем выход генератора импульсов , соединен со счетным входом счетчика , выходы разр дов которого соединены с адресными входами первой группы блока пам ти, выход которого соединен с первым входом элемента сравнени , о f л и ч а ю щ е- е с   тем, что, с целью повышени  производительности за счет сравнени  кодов всех каналов с различной информацией в одном цикле, в негр введены распределитель импульсов , первый и второй блоки суммировани , дешифратор, второй триггер, элементы НЕ, причем вход запроса каналов устройства соединен с входом блокировки счетчика и запуска распределител , первый выход которого соединен с синхровходом регистра , входы записи и считывани  которого соединены с выходами разр дов счетчика, с адресными выходами устройства, входами записи и считывани  первого и второго блоков суммировани , выходы первого блока суммировани  соединены с адресными входами второй группы, блока пам ти, информационный вход которого соединён с информационным входом устройства, втоний кодограмм, В результате последующего сравнени  и совпадени  этих кодограмм содержимое П-й  чейки в блоке 11 достигает пороговой величины и формируетс  сигнал

на выходе ее соответствующего разр да. Этот сигнал поступает на выход 22 устройства и через элемент НЕ 6 подает нулевой сигнал на D-вход блока 11, который блокирует дальнейшее суммирование числа соападений в П-й  чейке при последующих передачах кодограмм данной серии. Сигнал на выходе 22 сохран етс  в течение всего времени передачи данной серии кодограмм и свидетельствует о достоверности кодограммы П-го канала. В случае несовпадени  бит текущей и предыдущей кодограмм из-за сбоев, отказов или смены серии кодограмм, единичный сигнал элемента 20 сравнени  устанавливает режим обнулени  П-й  чейки

блока 11, а импульс распределител  8 через элементы И 16, ИЛИ 17 сбрасывает в нуль эту  чейку аналогично описанному выше. При этом с выхода 22 снимаетс  сигнал сравнени  дл  П-ro канала. Устройство работаёт аналогично при сравнении кодограмм , поступающих по другим каналам.

рым входом элемента сравнени  и первым информационным входом регистра, информационные входы которого с второго по п-й (п-количествоканалов)соединены соответственно с выходами этого регистра с первого по (п-1)-й регистра и с входами дешифратора, выход которого через первый элемент НЕ соединен с информационным и установочным входами первого блока суммировани  и непосредственно - с первым

входом первого элемента И, второй вход которого объединен с входом второго элемента И, второй выход распределител  импульсов соединен с единичным входом первого триггера, третий выход с вторым

входом первого элемента И, четвертый выход - с входом установки в О первого триггера , п тый и шестой выходы - соответственно с единичным входом и входом установки в О второго триггера, аыходы первого и второго триггеров соединены с первым и вторым входами первого элемента ИЛИ, выход которого соединен с входом выборки кристалла блока пам ти, седьмой выход распределител  импульсов соединен

с тактовым входом первого блока суммировани , восьмой выход - с входом записи считывани  блока пам ти, выход элемента сравнени  через второй элемент НЕ соединен с установочным входом второго блока суммировани  и непосредственно - с вторым входом второго элемента И, выход которого и выход первого элемента И соединены соответственно с входами второго элемента ИЛИ, выход которого соединен со счетным входом второго блока суммировани , выход которого  вл етс  выходом сигнала сравнени  устройства и через третий элемент НЕ соединен со своим информационным входом, дев тый выход распределител  импульсов  вл етс  с выходом сигнала сброса каналов устройства.

2. Устройство поп.1,отличающ е е- с   тем, что каждый из блоков суммировани  содержит сумматор, коммутатор, регистр накоплени  суммы, причем

Фиг. 2

0

5

информационный вход блока соединен с первым информационным входом сумматора , выходы которого соединены с информа- ционными входами коммутатора, управл ющий вход которого соединен с установочным входом блока, выходы коммутатора соединены с информационными входами регистра накоплени  суммы, входы записи и считывани  которого  вл ютс  входами записи и считывани  блока, тактовый вход которого подключен к тактовому входу регистра накоплени  суммы, выходы которого соединены с выходами блока и с входами сумматора с второго по п-й.