SU381175A1

SU381175A1 - Приемное устройство цикловой синхронизации

Info

Publication number: SU381175A1
Application number: SU1679695A
Authority: SU
Inventors: Г. П. Абугов витель В. Ф. Зенкин
Original assignee: Центральный научно исследовательский институт
Priority date: 1971-07-15
Filing date: 1971-07-15
Publication date: 1973-05-15

Description

1

Изобретение относитс к области электросв зи и может использоватьс в системах св зи с асипхроппым вводом информации методами одностороннего и двустороннего стаффинга .

Известны устройства цикловой сипхронизащш , обеспечивающие последовательный поиск синхронизирующей последовательности (СК) и содержащие последовательно соединенные дещифратор СК, ключ с тактовым входом и счетчик цикла синхронизации, который управл ет ключом по одному его вхОхДу непосредственно , а по другому через накопитель, причем между выходом дешифратора СК и третьим выходом счетчика цикла синхронизации включена схема «И.

Недостатком известных устройств синхронизации вл етс большое врем фиксации сбо синхронизма, когда сбой уже произошел (3-10 циклов синхропизации). Это увеличивает врем перерывов в св зи, что снижает достоверность передаваемых сообщений.

В предлагаемом устройстве с целью повышени достоверности передаваемых сообщений путем уменьшени времени фиксации сбо синхронизма меладу входом дещифратора СК и дополиительвым входом накопител включены последовательно соединенные блок фиксации сбоев командных посылок (КП) и схема «ИЛИ, ко второму входу которой подключей выход схемы «И, а к двум другим входам блока фиксации сбоев КП подключены соответственно дополнительный выход счетчика цикла синхронизации и выход накопител .

На чертеже приведена функциональна схема предлагаемого устройства.

Устройство содержит дешифратор СК , ключ 2, счетчик цикла синхронизации 3, накопитель 4, схему «И 5, блок фиксации сбоев КП 6 и схему «ИЛИ 7.

Принцип работы устройства состоит в следующем . Прин тый групповой линейный сигнал (ЛС) поступает на дешифратор СК Л на выходе которого по вл етс отклик вс кий раз, когда на его входе по вл етс комбинаци типа СК. В режиме поиска первый же отклик дешифратора СК 1 замыкает ключ 2, который с этого момента начинает нропускать последовательность тактовых импульсов (ТИ) на вход счетчика 3, отсчитывающего интервал времени, равный циклу синхронизации. По окончании этого интервала времени импульсом со счетчика 5 ключ 2 размыкаетс и, если в этот момент времени с дешифратора СК 1 отклика не по вл етс , то ключ 2 остаетс разомкнутым до ио влеин последующих откликов. При этом тактовые импульсы в течение этого промежутка времени иа счетчик цикла синхропизации 5 не поступают, т. е.

происходит смещение момента замыкани ключа 2 относительно временного положени в цикле синхронизации нервого отклика с дешифратора СК 1, вызвавшего замыкание ключа 2. Такой процесс протекает до установлени синхронизма, пока отклик с дешифратора СК 1 не начнет по вл тьс регул рно в каждом цикле синхронизации. По поступлении на этой позиции цикла синхронизации ос откликов в а последовательных циклах включаетс накопитель 4, блокирующий ключ 2 в замкнутом состо нии. Одновременно с включением накопител 4 включаетс блок фиксации сбоев КП 6. С этого момента времени с помощью импульсов со счетчика цикла синхронизации 3, по времени совпадающих с позици ми , отведенными дл передачи ксмаидиых посылок в слулсебном каиале, производитс анализ соответстви посылок во второ.м грунповом потоке ЛС выбранным командным посылкам. При возникновении сбо синхронизма накопитель 4 по поступлении на его вход р ошибок выключаетс , н устройство возобновл ет поиск состо ни синхронизма. Р ошибок в предлагаемом устройстве накопл етс не за |3 последовательных циклов, как

в известных устройствах, а за циклов, где Y - число позиций, на которых возможна

фк {сади ошибок командных посылок в одно цикле синхронизации. Сложение ошибок при приеме СК и командных посылок осуществл етс схемой «ИЛИ 7.

Предмет изобретени

Приемное устройство цикловой синхронизации , содержащее последовательно соединенные дещифратор синхронизирующей комбинации (СК), ключ с тактовым входом и счетчик цикла синхронизации, который управл ет ключом по одному из входов непосредственно,

а по другому входу через накопитель, причем между выходом дещифратора СК и третьим выходом счетчика цикла синхронизации включена схема «И, отличающеес тем, что, с целью повышени достоверности передаваемых

сообщений, между входом дешифратора СК и дополнительным входом накопител включены последовательно соединенные блок фиксации сбоев командных посылок (КП) и схема «ИЛИ, ко второму входу которой подключен выход схемы «И, а к двум другим входам блока фиксации сбоев КП подключены соответственно дополнительный выход счетчика цикла синхронизации и выход накопител .