SU439936A1

SU439936A1 - Устройство дл синхронизации по циклам

Info

Publication number: SU439936A1
Application number: SU1840490A
Authority: SU
Inventors: Станислав Арташесович Даниэлян; Михаил Натанович Колтунов; Герман Васильевич Коновалов; Юрий Моисеевич Супер; Виктор Иванович Ячевский
Original assignee: Предприятие П/Я А-7956
Priority date: 1972-10-24
Filing date: 1972-10-24
Publication date: 1974-08-15

Description

1

Изобретение относитс к технике передачи дискретных сообщений в,услови х воздействи сильных импульсных помех. Применение устройства особенно целесообразно при -использовании методов, основанных на передаче дешифрируемой на приема синхрогруппы (маркерной группы) в случае довольно большой веро тности сбо при ее дешифрации..

Известны устройства цикловой синхронизации , осуш;ествл ющие параллельный поиск синхрогруппы на всех позици х .цикла. Однако существенным недостатком этих устройств вл етс их больша аппаратурна сложность. Известные устройства цикловой синхронизации , реализующие последовательный поиск синхрогруппы и работающие в услови х интенсивных импульсных помех, как правило, не обеспечивают высокой помехоустойчивости, особенно в переходном режиме.

Целью изобретени вл етс повышение помехоустойчивости в переходном и в установившемс режимах устройством .цикловой -синхронизации , работающим по принципу последовательного поиска синхрогрупп.

Сущность изобретени заключаетс в том, что в устройстве первый выход блока анализа, -соединенный с первыми входами двух схем -«И, и второй выход блока анализа подключены соответственно к нервому и второму входам блока определени сбоев, управл ющ-ий

вход которого соединен с выходом дешифратора нулевого состойни . Третий вход блока оц .ределений сбоев соединен с выходом управл емого делител и входом блока анализа. Первый и в горой выходы блока определени сбоев подключены соответственно ко второму входу управл емого делител и ко входу обратного счета реверсивного счетчика. Вторые входы схем «И подключе-ны соответственно к первому и второму выходам триггера индикации. Выходы схем «И соединены соответственно со входом установки и входом пр мого счета реверсивного счетчика.

В устройстве блок определени сбоев выполнен с применением схем «И, «ИЛИ, «НЕ и триггера. Первый вход триггера подключен через схему «ИЛИ к первому входу блока. Второй вход схемы «ИЛИ соединен со вторым выходом блока и выходом первой схемы «И. Второй вход блока подключен ко второму входу триггера, выход которого подключен к первым входам первой и второй схем «И, вторые входы которых подсоединены к третьему входу блока, управл ющий вход которого подключен к третьему входу первой схемы «И и через схему «НЕ - к третьему входу второй схемы «И, выход которой соединен с первым выходом блока.

На чертеже представлена схема устройства.

Предлагаемое устройство содержит дешифратор 1 синхрогруппы, блок 2 анализа, блок определени сбоев 3, содержащий триггер 4, схемы «И 5 и 6, схему «ИЛИ 7, схему «НЕ 8, управл емый делитель 9, реверсивный счетчик 1G, дешифраторы 11 и 12 заданного и нулевого состо ний, триггер индикации 13, схемы «И 14 и 15, входы 16 и 17 и выход 18 устройства.

На входы дешифратора синхрогрупны 1 подаютс тактовые .импульсы (вход 16) и принимаемый сигнал (вход 17).

Импульсы с выхода дешифратора 1, опознающего синхрогруппу Б информационном сигнале и дешифрирующего ее, поступают на блок 2, осуществл юш;ий анализ временного положенин откликов дешифратора 1. Блок 2 определ ет местоположение импульсов с дешифратора , при этом критерием отличи периодически следующих откликов и откликов внутри интервала периодичности служит первый отклик с выхода денгифратора, который принимаетс за предполагаемую позицию начала цикла.

Имцульс, соответствующий первому отклику , запускает управл емый делитель 9 тактовой частоты до частоты циклов, а также через схему «И 14 поступает на вход пр мого счета реверсивного счетчика 10. По вивщийс вслед за этим внутри цикла хот бы один отклик с дешифратора синхрогруппы поступает на выход откликов внугри интервала периодичности блока 2 и далее на переброс триггера 4 блока определени сбоев 3.

Второй периодически следующий отклик с дешифратора синхрогруппы (при его наличии) возвращает через схему «ИЛИ 7 триггер в исходное состо ние и поступает на вход пр мого счета реверсивного счетчика 10. Если второй отклик с дешифратора отсутствует, то цикловой импульс с выхода управл емого делител 9 через схему «И 6 поступает на входы обратного счета реверсивного счетчика 10 и переброса триггера 4 через схему «ИЛИ 7. В случае, когда после по влени импульса, соответствующего первому отклику, внутри цикла нет ни одного импульса с дешифратора синхрогруппы и по вилс второй периодически следующий отклик, то он проходит на вход пр мого счета реверсивного счетчика.

(При отсутствии второго периодически следующего отклика на реверсивном счетчике сохран етс предыдущее записанное число, и вновь ведетс просмотр следующего интервала внутри цикла. Если в результате счета реверсивный счетчик досчитал до нулевого состо ни , то цикловый импульс с выхода управл емого делител 9 проходит через схему «И 5, открываемую по команде с дешифратора 12 через схему «НЕ 8 и останавливает управл емый делитель, который вновь запуститс первым (очередным) откликом с дешифратора 1.

Таким образом, триггер 4 в случае наличи импульса внутри интервала нериодичности и отсутстви очередного периодически следующего отклика с дешифратора синхрогруппы дает разрешение на прохождение цикловых импульсов на вход обратного счета реверсивного счетчика 10 при любом состо нии последнего , кроме нулевого, а при списывании реверсивного счетчика в ноль - также и на остановку управл емого делител 9. Если в результате счета реверсивный счегчик досчитал до заданной цифры, триггер индикации 13 состо ни синхронизма по команде с дешифратора 11 переключаетс в положение, соответствующее установившемус режиму устройстства , а сам реверсивный счетчик переходит в состо ние, соответствующее максимально возможной цифре пр мого счета. Теперь все периодически следующие отклики поступают через схему «И 15 на вход установки реверсивного счетчика, переключа последний с любой цифры, кроме нулевой, в состо ние, соответствующее максимально возможной цифре пр мого счета. Поступление импульсов на вход обратного счета реверсивного счетчика происходит аналогично вышеописанному в переходном режиме.

При списании реверсивного счетчика до нул триггер индикации 13 по команде с дешифратора 12 переходит в положение, соответствующее переходному режиму устройства, при этом также происходит остановка управл емого делител 9, и вновь начинаетс поиск истинной позиции начала цикла.

Предмет изобретени

Claims

1. Устройство дл синхронизации по циклам , содержащее последовательно соединенные дешифратор синхрогруппы, блок анализа и управл емый делитель, выход которого подключен к выходу устройства, первый вход устройства соединен с первыми входами управл емого делител и дешифраюра синхрогруппы , второй вход которого подключен ко второму входу устройства, схемы «И, блок определени сбоев и реверсивный счетчик с подключенным к нему через дещифраторы нулевого и заданного состо ний триггером индикации , отличающеес тем, что, с целью повышени помехоустойчивости, в устройстве первый выход блока анализа, соединенный с первыми входами двух схем «И, и второй выход блока анализа подключены соответственно к первому и второму входам блока определени сбоев, управл ющий вход которого соединен с выходом дешифратора нулевого состо ни , третий вход блока определени сбоев соединен с выходом управл емого делител и входом блока анализа, первый и второй выходы блока определени сбоев подключены соответственно ко второму входу управл емого делител и ко входу обратного счета реверсивного счетчика, вторые входу схем «И подключены соответственно к первому и второму выходам триггера индикации, выходы схем «И соединены соответственно со входом установки и входом пр мого счета реверсивного счетчика.

2. Устройство по п. 1, отличающеес тем, что в нем блок определени сбоев содержит схемы «И, «ИЛИ, «НЕ :и триггер, подключенный первым входом через схему «ИЛИ к первому входу блока, второй вход схемы «ИЛИ соединен со вторым выходом блока и выходом первой схемы «И, второй вход блока подключен ко второму входу триггера , выход которого подключен к первым входам первой и второй схем «И, вторые входы которых подсоединены к третьему входу блока , управл ющий вход которого подключен к третьему входу первой схемы «И и через схему «НЕ - к третьему входу второй схемы «И, выход которой соединен с первым выходом блока.

16

-;