SU1538262A1 - Устройство определени перерывов цифрового сигнала в радиоканале - Google Patents

Abstract

Изобретение относитс  к электросв зи. Цель изобретени  - повышение помехоустойчивости. Устройство определени  перерывов цифрового сигнала в радиоканале содержит выделитель 1 фронтов, блок фазировани  2, формирователи 3 и 4 импульсов, соответствующих центру посылки, а также началу и концу посылки, эл-ты И 5 и 6, блок задержки 7 и интегратор 8. Дл  повышени  помехоустойчивости в устройство введены вычитающий счетчик 9 дешифраторы 10 и 11, блоки задержки 12 и 13, эл-т ИЛИ 14 и RS - триггер 15. 1 з.п.ф-лы, 2 ил.

Description

ел

00 00

to

О

to

фие.1

Изобретение относитс  к области Электросв зи и может быть использовано в системах радиотелеуправлени  - телесигнализации, использующих режим синхронной св зи с перерывами при Необходимости фиксации возникновени  эвлрийных телесигналов во врем  перерывов св зи.

Целью изобретени   вл етс  повыше- |ше помехоустойчивости.

На фиг.1 представлена электрическа  схема устройства определени  пе- рерьшоп цифрового сигнала в радиоканале; на фиг.2 - временные диаграммы сигналов, по сн ющие работу устройства определени  перерывов цифрового сигнала в радиоканале,

Устройство определени  перерывов цифрового сигнала в радиоканале содержит выделитель 1 фронтов, блок 2 газировани , формирователь 3 импульсов , соответствующих центру посылки, формирователь 4 импульсов, соответствующих началу и концу посылки, первый $ и второй 6 элементы И, блок 7 задержки , интегратор 8, вычитающий счет- Чик 9, первый 10 и второй 11 дешифраторы , первый 12 и второй 13 дополнительные блоки задержки, элемент ИЛИ 14, КЗ-триггер 15„,

Устройство определени  перерывов Цифрового сигнала в радиоканале рабо- тает следующим образом

Поступивший с линии св зи детер- ированный цифровой сигнал 16 (фиг.2а) начинает действовать на входе выделител  1 (фиг.1), с выхода которого через блок 7 задержки импульсы (фчг,2б) подаютс  на входы первого 5 LI второго 6 элементов.

С второго выхода блока 2 фазирова- Ни  тактовые импульсы (фиг.2в) поступают на формирователь 3, а на его Выходе формируютс  пр моугольные им- Пульсы (фиг,2д), длительности которых равны половине периода тактовых импульсов (фиГо2б,г). Тактовые им- Пульсы (фиг.2г) от блока 2 фазировани  подаютс  на формирователь 4 им- пульсов, соответствующих началу и Концу посылки, на выходе которого от Переднего и заднего фронтов посылки формируютс  равные по длительности импульсы (фиг.2е). Сумма длительностей последних за тактовый период рав- Иа половине периода тактовых импуль- сов.

0

5

0

5

0

5

0

5

0

5

Тактовые импульсы (фиг.2в,г) от блока 2 фазировани  имеют одинаковую частоту и сдвинуты между собой на половину тактового периода. С выхода формировател  3 импульсы поступают на первый элемент И 5, а с выхода формировател  4 - на второй элемент И 6.

Поскольку импульсы, полученные на выходе выделител  1, задерживаютс  в блоке 7 задержки при этом они наход тс  примерно в середине фазовых зон, соответствующих началу и концу каждой из посыпок (фиг.2е), то все импульсы (фиг02з) от фронтов и .импульсы от провала 17 (фиг.2а) детерминированной посыпки, поступившие с выхода делител  1, через блок 7 задержки проход т через второй элемент И 6 и поступают на вычитающий вход реверсивного счетчика 80 Предварительно сигналом низкого уровн  с третьего устанавливающего входа устройства через элемент ИЛИ 14 в интегратор 8, выполненный в виде реверсивного счетчика, записываетс  числом с первого устанавливающего входа устройства(которое превышает в два раза число, вводимое в реверсивный счетчик 8 (в случае, если разр дность реверсивного счетчика 8 и вычитающего счетчика одна и та же).

Сигнал на выходе второго дешифратора 11 по вл етс  при нулевом состо нии вычитающего счетчика 9, При наличии в канале св зи детерминированного сигнала происходит периодическое формирование импульсов на выходе первого дешифратора 10, поддерживающих RS-триггер 15 в состо нии При этом содержимое вычитающего счетчика 9 не успевает уменьшитьс  до нул , поэтому импульсы на выходе второго дешифратора 11 не формируютс .

При перерыве цифрового сигнала 16 () на вход выделител  1 поступает шум 18 (), уровень которого соизмерим с уровнем цифрового сигнала , что объ сн етс  наличием автоматической регулировки усилени    приемном устройстве радиоканала,

На выходе выделител  1 возникают импульсы (фиг„2ж) в момент прохождени  шумового напр жени  через нуль, которые через блок 7 задержки поступают на первый 5 и второй 6 элементы И. Поскольку импульсы (фиг.2ж) от случайного шума распределены рав5

номерно в интервале всей длительности посылки, а длительность центральных импульсов (фиг.2д) равны сумме длительностей импульсов начала и конца посылки (фиг.2е), то по вление импульсов (фиг.2ж,з) с выходов пер- фого 5 и второго 6 элементов И равноверо тно

Фазовое смещение выходных сигналов первого 5 и второго 6 элементов, соответствующих временному расположению центральной части и боковым част м элементарной посылки, интегрируетс  реверсивным счетчиком 8. При этом импульсы (фиг.2ж,з) из-за различного управл ющего воздействи  их на реверсивный счетчик 8 практически не измен ют содержимого последнего , так как после поступлени  импульса на суммирующий вход реверсивного счетчика 8 с большой веро тностью поступает импульс на его вычитающий вход Таким образом, импульсы на выходе первого дешифратора 10 не формируютс , а следовательно , через интервалы .времени, определ емые коэффициентом делени  вычитающего счетчика 9, по вл ютс  импульсы на выходе второго дешифратора 11, осуществл ющие установку в нуль RS-триггера 15.

Claims (2)

1. Устройство определени  перерывов цифрового сигнала в радиоканале, содержащее последовательно соединенные выделитель фронтов, блок задержки и первый элемент И, последовательно соединенные блок фазировани , формирователь импульсов, соответствующих началу и концу посылки, и второй элемент И, а также интегратор и формирователь импульсов, соответствующих центру посылки, вход и выход которого подключены соответственно к второму выходу блока фазировани  и второму входу первого элемента И,второй вход второго элемента И подключен к выходу блока задержки, а вход блока фазировани  подключен к выходу

382626

выделител  фронтов, причем вход вы- делител  фронтов  вл етс  входом устройства , отличающеес  тем, что, с целью повышени  помехоустойчивости , введены последовательно соединенные первый дополнительный блок задержки, первый дешифратор, второй дополнительный блок задержки,

10 элемент ИЛИ, вычитающий счетчик, второй дешифратор и R+S-триггер, при этом выходы первого и второго элементов И, элемента ИЛИ и блока задержки подсоединены соответственно к

15 первому, второму и третьему управл ющим входам интегратора и входу первого дополнительного блока задержки , дополнительный вход формировате. л  импульсов, соответствующих цент20 РУ посылки, и тактовый вход вычитающего счетчика подключены к первому выходу блока фазировани , второй выход которого подсоединен к дополнительному входу формировател  им-(

25 пульсов, соответствующих началу и концу посылки, и стробирующему входу второго дешифратора, выход интегратора подсоединен к информационному входу первого дешифратора, выход

30 которого подсоединен к S-входу RS- триггера, причем установочные входы интегратора и вычитающего счетчика, второй вход элемента ИЛИ и пр мой выход RS-триггера  вл ютс  соответст35 венно первым, вторым и третьим устанавливающими входами и выходом устройства .

2. Устройство по , отличающеес  тем, что формиро- ,.

40 ватель импульсов, соответствующих центру посылки, и формирователь импульсов , соответствующих началу и концу посыпку выполнены в виде RS- триггеров, причем S- и R-входы и

45 пр мой выход RS-триггеров  вл ютс  соответственно входом, дополнительным входом и выходом формировател  импульсов, соответствующих центру посылки, и формировател  импульсов,

0 соответствующих началу и концу посылки , а интегратор выполнен в виде реверсивного счетчика, устанавливающий вход, вход сложени , вход вычитани , вход разрешени  записи и

5 выходы разр дов которого  вл ютс  со ответственно устанавливающим входом, первым, вторым и третьим управл ющими входами и выходом интегратора.

Фиг. 2