SU1107314A1 - Устройство синхронизации - Google Patents

Abstract

УСТРОЙСТВО СИНХРОНИЗАЦИИ, содержащее формирователь нулевых пересечений , выход которого подключен к установочному входу первого делител  частоты на два, к счетному входу которого подключен выход формировател  сигнала коррекции, а выход первого делител  частоты на два через блок фазовой автоподстройки частоты (ФАПЧ) подключен к входу формировател  синхросигнала, о т л и ч а rant е е с   тем, что, с целью повьшени  точности синхронизации при дрейфе частоты следовани  сигнала, введены последовательно соединенные делитель частоты на п/2 (где п/2 « 1,2,3,..., п/2), второй делитель частоты на два и элемент И, выход ко торого подключен к входу формировател  сигнала коррекции, а к второму входу элемента И подключен выход делител  частоты на п/2, к установочному входу которого, а также к (Л установочному входу второго делитес л  частоты на два подключен выход формировател  нулевых пересечений, а к счетному входу делител  частоты на 1Л /2 подключен дополнительный выход блока ФАПЧ.

Description

со

Изобретение предназначено дл  использовани  в технике св зи, а так же в системах цифровой магнитной записи.

Известен формирователь опорной части из случайной последовательности биимпульсных посылок, содержащий двухполупериодный выпр митель и резонансный контур, причем к входу двухполупериодного выпр мител  подключен блок вычитани , на первый вход которого подана последовательность биимпульсных посылок непосредственно , а на второй через линию задержки, при этом между двухполупериодным выпр мителем и резонансным контуром включен блок временной селекции 1Д .

Однако устройство обладает низкой помехоустойчивостью.

Наиболее близким к предлагаемому  вл етс  устройство синхронизации, содержащее формирователь нулевых пересечений, выход которого подключе к установочному входу первого делител  частоты на два, к счетному входу которого подключен выход формировател  сигнала коррекции, а выход первого делител  частоты на два через блок ФАПЧ подключен к входу формировател  синхросигнала, а также последовательно соединенные ключ, генератор пилообразного напр жени  и пороговый блок, выход которого подключен к входу формировател  сигнала коррекции, а к входу ключа подсоединен выход формировател  нулевых пересечений С 21,

Однако известное устройство синхронизации обладает низкой точностью синхронизации при дрейфе частоты следовани  синхросигнала.

Цель изобретени  - повышение точности синхронизации при дрейфе частоты следовани  сигнала.

Дл  достижени  поставленной цели в устройство синхронизации, содержащее формирователь нулевых пересечений , выход которого подключен к установочному входу первого делител  частоты на два, к счетному входу которого подключен выход формировател  сигнала коррекции, а выход первого делител  частоты на два через блок tФАПЧ)подключен к входу формировател  синхросигнала, введены последовательно соединенные делитель частоты на U/2 (где п/2 1, 2,3,...,

h/2), второй делитель частоты на два и элемент И, выход которого подключен к входу формировател  сигнала коррекции, а к второму входу элемента И подключен выход делител  частоты п/2, к установочному входу второго делител  частоты на два подключен выход формировател  нулевых пересечений, а к счетному входу делител  частоты на п/2-подключен дополнительный выход блока ФАПЧ.

На фиг. 1 представлена структурна  электрическа  схема устройства синхронизации, на фиг. 2 - временные диаграммы, по сн ющие его работу.

Устройство синхронизации содержит формирователь 1 нулевых пересечений, делитель 2 частоты на два, блок 3 ФАПЧ, формирователь 4 синхросигнала, делитель 5 частоты на ц/2, второй делитель 6 частоты на два, элемент И 7, формирователь 8 сигнала коррекции , блок 3 ФАПЧ содержит делитель 9 частоты на два фазовый детектор 10 генератор 11, управл емый напр жением , фильтр 12.

Устройство синхронизации работает

следующим образом.

Фазоманипулированный сигнал (фиг. 2J) поступает на вход формировател 

1нулевых пересечений, выходные импульсы которого (фиг. 2Ь) воздействуют на счетный вход первого делител 

2частоты на два и установочные входы делител  5 частоты на П/2, и второго делител  6 частоты на два. На счетный вход делител  5 частоты на два поступает с дополнительного выхода блока 3 ФАПЧ сигнал частотной

в г раз превышающий частоту импульсов , синхронизации. Сигналы делител  5 частоты на п/2 (фиг. 2г) и второго делител  6 частоты на два (фиг. 2д) объедин ютс  элементом И 7. ПолЬжительный период на выходе элемента И 7, вызывающий по вление в формирователе 8 сигнала коррекции (фиг. 3 возникает при величине паузы между смежными импульсами формировател  1 нулевых пересечений не менее 0,75/ (где 5 - среднее значение частоты следовани  информационных посылок). Поскольку это условие выполн етс  дл  сигналов, соответствующих двоичному нулю, и не выполн етс  дл  двоичных единиц, импульсы коррекции по вл ютс  лить при поступлеНИИ на вход устройства jiyneBUx сиг налов . При прин том в блоке коррекции фа способе детектировани  сигнала (логическое детектирование) двоичным нулем считаетс  сигнал, интервал меж ду смежными точками пересечени  которого с нулевой линией при отсутствии искажений равен точно 1/- . За двоичную единицу принимаютс  два примыкающих друг к другу интервала , каждый из.которых равен при отсутствии искажений 0,5/f . При наличии временных искажений за порог различи  нул  от единицы принимаетс  уровень 0,75/f , как одинаково удаленный от средних длительносте нулей и единиц. В результате воздействи  импульсов коррекции на установочный вход первого делител  2 частоты на два, каждый неискаженный нуль устанавливает фиксированную фазу делител , устран   таким обарзом скачки фазы возникающие в результате воздействи  помех на делитель. Кажда  информационна  единица в зывает по вление двух сигналов нулевых пересечений на выходе формировател  1 нулевых пересечений, разделенных интервалами 0,5/f так, что цель коррекции в этом случае не срабатывает , и на .выходе первого делител  2 частоты на два образуетс  один Пс-риод частоты F . При информаци онном нуле сброс в исходное состо ние названного делител  происходит по сигналу коррекции. Таким образом, на вход блока ФАПЧ поступают сигналы с частотой f и фиксированной фазой положительных перепадов вне зависимости от вида входной информации. При воздействии помех (фиг. 2А) формирователь 1 нулевых пересечений выдает импульсы, как при пересечении информационным сигналом нулевой лини так и в момент по влени  импульсной помехи (фиг. 2fc). Импульсы, порожденные помехами (импульсы 13-15, фиг. 2&), осуществл ют дополнительные сбросы делител  5 частоты на П/2 и второго делител  6 частоты на два в нуль (фиг. 2 г , А. ) н вызывают по вление лишних перепадов в выходном напр жении первого делител  2 частоты на два (импульсы 16-18 фиг. 2) . Сигналы, сформированные из положительных перепадов (импульсы 1921 фиг. 2з), диаграмма не формируетс  в устройстве и приведена с целью по снить по какому из фронтов первого делител  2 частоты на два производитс  подстройка по фазе), воздействуют на блок ФАПЧ как помехи, которые приведут только к отклонению фазы выходного сигнала блока ФАПЧ (фиг. 2и) от начальной, но не измен т числа синхроимпульсов с выхода формировател  4 синхросигнала (фиг. 2v) . По- следнее объ сн етс  тем, что сигнал коррекции от первого же не пораженного информационного нул (фиг. 2е) поступает на установочный вход первого делител  2 частоты на два и устанавливает (или подтверждает) правильное значение его фазы по отношению к фазе информационных символов. Цепь коррекции вырабатывает сигнал коррекции строго по истечении 0,75 периода средней частоты следовани  и не зависит от дрейфа параметров элементов его составл ющих и изменени  средней частоты следовани  информации. Точность поддержани  порога различени  определ етс  соотношением 2п ° Предлагаемое устройство синхронизации характеризуетс  однозначностью начальной фазы синхросигнала после вхождени  устройства в синхронизм, неизменностью числа синхросигналов между кодами групповой синхронизации, а так же исключением потерь информагщи , обусловленных спонтанными скачками фазы в процессе приема сигнала.

6/tOft Kopjye/ftft/t/

..«««..-.«-J

Фи.1

Claims (1)

1. УСТРОЙСТВО СИНХРОНИЗАЦИИ, содержащее формирователь нулевых пересечений, выход которого подключен к установочному входу первого делителя частоты на два, к счетному входу которого подключен выход формирователя сигнала коррекции, а выход первого делителя частоты на два через блок фазовой автоподстройки частоты (ФАПЧ) подключен к входу формирователя синхросигнала, отличающ е еjC я тем, что, с целью повышения точности синхронизации при дрейфе частоты следования сигнала, введены последовательно соединенные делитель частоты на п/2 (где η/2 = • 1,2,3,..., п/2), второй делитель частоты на два и элемент И, выход которого подключен к входу формирователя сигнала коррекции, а к второму входу элемента И подключен выход делителя частоты на п/2, к установочному входу которого, а также к установочному входу второго делителя частоты на два подключен выход формирователя нулевых пересечений, а к счетному входу делителя частоты на Г\ /2 подключен дополнительный выход блока ФАПЧ.