SU1465909A1 - Устройство дл синхронизации воспроизведени информации - Google Patents

Abstract

Изобретение позвол ет расширить полосу захвата, уменьшить врем  установлени  синхронизма и повысить точность син}сронизации при воспроизведении данных в накопителе с перемещающимс  магнитным носителем. После быстрого достижени  синхронизма в кольце фазовой автоподстройки частоты , образованном двупол рным интегратором , управл емым генератором, делителем частоты и подключённым посредством мультиплексора частотно- фазовым детектором, обеспечиваетс  максимально возможна  ширина полосы захвата. В устройстве осуществл етс  плавный без переходного процесса переход в режим слежени . При этом кольцо ФАПЧ замыкаетс  уже через фазовый детектор, способный работать с кодированными сигналами данных, а сигнал на выходе двупол рного интегратора в режиме синхронизма имеет повышенную помехозащищенность. 1 ил. с ел с

Description

1

Изобретение относитс  к области накоплени  информации, sf именно к устройствам дл  синхронизации воспроизведени  информации.

Целью изобретени   вл етс  повышение точности синхронизации путем увеличени  помехозащищенности режима синхронизма.

На чертеже приведена функциональна  схема устройства дл  синхронизации воспроизведени  информации.

Устройство дл  синхронизации воспроизведени  информации содержит последовательно соединенные мультиплексор 1, двупол рный интегратор 2, управл емый генератор 3, делитель 4 частоты и частотно-фазовый детектор 5, подключенный вькодами к одним входам мультиплексора 1. Мультиплексор

1 подсоединен другими входами к выходам фазового детектора 6, содержащего триггер 7 и соединенного одним входом с информационной шиной 8 и другим входом - с выходом управл емого генератора 3. Кроме того устройство содержит первый 9 и второй to триггеры, а фазовый детектор - од- новибратор 11, причем первый триггер , 9 подключен информационным входом к управл ющей шине 12, а выходом - к соединенным между собой управл ющему входу мультиплексора 1 и синхронизи- рзтощему входу второго триггера 10. Второй триггер 10 подключен соединенными между собой информационным вхо.п дом и входом установки в 1 к выходу делител  4 частоты и подсоединен выходом к установочному входу дели4 О5 01 О СО

3

гел  4 частоты. При этом триггер фа зового детекторе 6 выпалнен в виде |цинамического триггера 7, первый вхо Которого  вл етс  одню.1 входом фазового детектора 6 и соедин€ н с входом одновибратора 11, Одновибратор 11 соединен выходом с соответствующим Эходом частотно-фазового детектора |5. Второй вход динамического триггера 7  вл етс  другим входом фазового детектора 6 выходы которого соединены с выходами динамического триггера 7 и одновибратора 11 „

Устройство работает следующим образом,

В исходном состо нии сигналы на иину 8 не поступают, на пкше 12 присутствует низкий уровеш. логической i 1. Мультиплексор 1, на управл ющий вход .которого .с вьпсода триггера 9 поступает логическа  1, ко1 1мутируе к двухканальному входу интегратора 2 двухканальный выход фазового детектора б, где в св зи с отсутствием входных сигналов присутствуют уровни гюгического О. На выходе интегратора 2 сохран етс  заданное среднее напр жение, определ ющее номинальную частоту управл емого генератора 3,

Начальное установление синхронизма в устройстве осзлцествл етс  в пол синхронизации воспроизводимого инфор мадионного массива., которое представ п ет собой сплошную последователь

ость нулей, т.е„ регул рных им- (пульсов с периодом,, в два раза боль™ Цим единичного интервала - периода выходных синхросигналов. На шину 12 подаетс  сигнал, необходимой дл  рсуществлени  захвата длительности Ь ВЫСОК1-Ш нулевым рабочим уровнем. При поступлении очередного воспроизведенного сигнала данных на шину 8 йа вькоде триггера 9 згстапавливаетс  уровень Каждым входным импульсом данных запускаетс  одновибратор 11, формирующий импульс/ длительность которого равна половине тактового интервала. Шпульсы одновибратора 11, точнее моменты их оконча- йи , служат первьми входными сигналами частотно-фазового детектора 5. Вторые- входные сигналы частотно-фазового детектора 5 образуютс  на выход делител  4 частоты Начальна  разность фаз сравниваемых частотно-фазовым детектором 5 сигналов - величина случайна  с равномерным распреде

лением. В наихудшем случае разность фаз может оказатьс  максимальной, равной целому периоду входных сигналов , и дл  установлени  синхронизма потребуетс  значительное врем . Дл  уменьшени  неопределенности указанной разности фаз предусмотрена при- нудид ельна  коррекци  фазы сигнала обратной св зи, котора  производитс ,

5

5

0

5

0

5

0

5

синхронно с первым сигналом данных, пришедшим после управл ющего сигнала по шине 12, В этот момент фронт сигнала с выхода триггера 9 поступает на С-вход триггера 10, который провер ет состо ние делн:тел  4 частоты .выходных синхросигналов. Если в указанный момент на выходе делител  4 частоты оказываетс  уровень логического о, то триггер 10 сбрасываетс , устанавлива  делитель 4 частоты в состо ние 1. Установившийс  единичный уровень на выходе делител  4 частоты, воздейству  на установочный вход триггера 10, возвращает, его в исходное взведенное состо ние. Таким образом, в момент поступлени  jпервого сигнала данных, на выходе де- :лител  4 частоты об зательно будет низкий уровень логической 1, который может сменитьс  на высокий уро- вень логического О не позже чем через период после первого сигнала данных. Если учесть, что на первом Iвходе частотно-фазового детектора 5 1ВХРДНОЙ сигнал, пройд  через одно- вибратор 11, по витс  с задержкой, равной половине тактового интервала, то оказьшаетс , что воздействующий на второй вход частотно-фазового детектора 5 фронт сигнала обратной св зи находитс  в интервале ±1/2 тактового интервала. Таким образом, за счет описанного принудительного фазировани  максимально -возможна  начальна  разность фаз сигналов на входах частотно-фазового детектора 5 сокращаетс  в четыре раза,

Все врем , пока на выходе триггера 9 остаетс  высокий уровень логического О, мультиплексор 1 замыкает входы интегратора 2 на выходы частотно-фазового детектора 5. Частотно-фазовый детектор 5 в зависимости от разности фаз сравниваемьпс сигналов формирует на выходах импульсы с длительностью, равной задержке между сравниваемыми сигналами. Эти импульсы привод т к соответствующему

приращению выходного напр жени  интегратора 2 и коррекции частоты управл емого генератора 3 в направлении компенсации разности фаз. В итоге к моменту окончани  сигнала на шине 12 в устройстве устанавливаетс  синфазное состо ние, при котором ,фронты сигнала обратной св зи н.а выходе делител  4 частоты и входного сигнала с одновибратора 11 совпадают во времени,

К моменту перехода устройства в режим слежени  при переключении триггера 9 в исходное состо ние 1 дли- тельность импульса на выходе триггера 7 в фазовом детекторе б вследстви синфазности сигналов становитс  равгг ной длительности импульса одновибратора 11. Поэтому, хот  мультиплексор 1 и- подключает к входу интегратора 2 выход фазового детектора б, генераторы токов в нем включаютс  и выключаютс  одновременно; так как токи равны по величине, напр жение на его выходе не измен етс , следовательно, в устройстве не возникает переходного процесса при переходе из режима захвата в режим слежени .

В режиме слежени  фазова - автопод-ЗО детектор содержит одновибратор, при5

14659096

пульсов на двухканальном выходе фазового детектора 6 равны, поэтому из- , менени  выходного сигнала интеграто-i ра 2 и модул ции частоты генератора 3 не происходит, что и обеспечивает повышенную динамическую точность синхрониз ации.

Claims (1)

1. ЮФормула изобретени 

   Устройство дл  синхронизации воспроизведени  информации, содержащее последовательно соединенные мультиплексор , двупол рньй интегратор, управл емый генератор, делитель частоты и частотно-фазовьй детектор, подключенный выходами к одним входам мультиплексора, подсоединенного друг rm-jH входа ш к выходам фазового детектора , содержащего триггер и соединенного (Здним входом с информационной шиной и другим входом - с выходом управл емого генератора,от л и

   повышенп  точности синхронизации за счет увеличени  помехозащ1лденности режима синхронизма, в него введены первый и второй триггеры, а фазовый

   стройка осуществл етс  на основании сравнени  длительностей импульсов зар да и разр да с выхода фазового ; детектора 6. Если, например, очередной входной сигнал данных опаздыг вает относительно своей номинальной позиции, то на выходе одновибратора 11 по вл етс  импульс фиксированной длительности, а на выходе триггера Уимпульс меньшей длительности. Эта пара импульсов проходит через мультиплексор 1 и, воздейству  на входы- интегратора 2, приводит к понижению его выходного напр жени  и, следовательно , частоты вь1ходных синхросигналов . Сигналы фазовой ошибки по вл ютс  на выходе фазового детектора 6 только после прихода каждого входного импульса. Благодар  этому фазовый детектор б не реагирует на частоту входных сигналов и способен работать с кодированным сигналом данных. Как уже отмечалось, в уста- .новившемс  режиме длительности им5

   0

   5

   0

   чем первый триггер подключен инфор мационным входом к управл ющей шине, синхронизирующим входом - к информационной шине и выходом - к соединен- ным между собой управл ющему входу

   ;мультиплексора и синхронизирующему входу второго триггера, подключенного соединенными между собой информационным входом и входом установки в 1 к выходу делител  частоты и подсоединенного выходом к установочному входу делител  частоты, при этом триггер фазового детектора вы полнен в виде динамического триггера, первый вход которого  вл етс  одним входом фазового детектора и соединен с входом одновибратора, соеди}{енного выходом с соответствующим входом

   частотно-фазового детектора, а второй вход динамического триггера  вл етс  другим входом фазового детектора , выходы которого соединены с выходами динамического триггера и одновибратора.