JP2679493B2 - クロック抽出回路 - Google Patents
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- H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
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- H01R13/73—Means for mounting coupling parts to apparatus or structures, e.g. to a wall
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- H—ELECTRICITY
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- H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
- H01R13/00—Details of coupling devices of the kinds covered by groups H01R12/70 or H01R24/00 - H01R33/00
- H01R13/648—Protective earth or shield arrangements on coupling devices, e.g. anti-static shielding
- H01R13/658—High frequency shielding arrangements, e.g. against EMI [Electro-Magnetic Interference] or EMP [Electro-Magnetic Pulse]
- H01R13/6591—Specific features or arrangements of connection of shield to conductive members
- H01R13/6592—Specific features or arrangements of connection of shield to conductive members the conductive member being a shielded cable
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Details Of Connecting Devices For Male And Female Coupling (AREA)
Description
【０００１】
【産業上の利用分野】本発明はクロック抽出回路に関
し、特にマンチェスタ符号データのクロック抽出回路に
関する。
し、特にマンチェスタ符号データのクロック抽出回路に
関する。
【０００２】
【従来の技術】従来、かかるマンチェスタ符号データあ
るいは２値符号化データから同期クロック信号を抽出す
るクロック抽出回路は、入力データの立ち上がりパルス
や立ち下がりパルスを発生させる微分回路や共振周波数
を求めるＬＣ共振器を用いて構成されている。
るいは２値符号化データから同期クロック信号を抽出す
るクロック抽出回路は、入力データの立ち上がりパルス
や立ち下がりパルスを発生させる微分回路や共振周波数
を求めるＬＣ共振器を用いて構成されている。
【０００３】図６は従来の一例を示すクロック抽出回路
のブロック図である。図６に示すように、従来のクロッ
ク抽出回路は入力端子１から受信データＳ０を入力しそ
の立ち上がり遷移パルスＳ１を生成する微分回路１２
と、立ち上がり遷移パルスＳ１を入力し共振信号Ｓ２を
出力するＬＣ共振回路１３と、この共振信号Ｓ２を入力
し必要な電圧値およびパルスを整形するコンパレータ１
４と、このコンパレータ１４の出力信号Ｓ３を入力して
所定の周波数信号Ｓ４まで分周し且つその出力を出力端
子１１に供給する分周回路１５と、受信データＳ０を最
適な位相に設定するための遅延回路１６とを有してい
る。かかるクロック抽出回路においては、共振周波数を
得るためにＬＣ共振回路１３のコイルＬやコンデンサＣ
を可変にして調整するようにしている。
のブロック図である。図６に示すように、従来のクロッ
ク抽出回路は入力端子１から受信データＳ０を入力しそ
の立ち上がり遷移パルスＳ１を生成する微分回路１２
と、立ち上がり遷移パルスＳ１を入力し共振信号Ｓ２を
出力するＬＣ共振回路１３と、この共振信号Ｓ２を入力
し必要な電圧値およびパルスを整形するコンパレータ１
４と、このコンパレータ１４の出力信号Ｓ３を入力して
所定の周波数信号Ｓ４まで分周し且つその出力を出力端
子１１に供給する分周回路１５と、受信データＳ０を最
適な位相に設定するための遅延回路１６とを有してい
る。かかるクロック抽出回路においては、共振周波数を
得るためにＬＣ共振回路１３のコイルＬやコンデンサＣ
を可変にして調整するようにしている。
【０００４】図７は図６における各部信号の波形図であ
る。図７に示すように、入力端子１に受信データＳ０の
ようなマンチェスタ符号データが入力されるとすると、
微分回路１２により受信データＳ０から立ち上がり遷移
パルスＳ１が生成される。この立ち上がり遷移パルスＳ
１はコイルＬ，コンデンサＣで構成されたＬＣ共振回路
１３に入力される。例えば、ＬＣ共振回路１３の共振周
波数が受信データＳ０の伝送速度ｆ０（Ｈｚ）の２倍の
周波数２ｆ０に設定されている時、ＬＣ共振回路１３の
共振出力信号Ｓ２は図示の波形になる。この共振出力信
号Ｓ２はコンパレータ１４により矩形波Ｓ３の波形にレ
ベル整形される。この共振出力信号Ｓ３は分周回路１５
により分周され、出力端子１１に受信データＳ０の伝送
速度ｆＯと同じ周波数と所定の位相差を有する同期クロ
ック信号Ｓ４またはＳ４の反転として出力される。
る。図７に示すように、入力端子１に受信データＳ０の
ようなマンチェスタ符号データが入力されるとすると、
微分回路１２により受信データＳ０から立ち上がり遷移
パルスＳ１が生成される。この立ち上がり遷移パルスＳ
１はコイルＬ，コンデンサＣで構成されたＬＣ共振回路
１３に入力される。例えば、ＬＣ共振回路１３の共振周
波数が受信データＳ０の伝送速度ｆ０（Ｈｚ）の２倍の
周波数２ｆ０に設定されている時、ＬＣ共振回路１３の
共振出力信号Ｓ２は図示の波形になる。この共振出力信
号Ｓ２はコンパレータ１４により矩形波Ｓ３の波形にレ
ベル整形される。この共振出力信号Ｓ３は分周回路１５
により分周され、出力端子１１に受信データＳ０の伝送
速度ｆＯと同じ周波数と所定の位相差を有する同期クロ
ック信号Ｓ４またはＳ４の反転として出力される。
【０００５】
【発明が解決しようとする課題】上述した従来のＬＣ共
振回路を用いたクロック抽出回路は、受信データの伝送
速度の周波数に同期した所定の共振周波数と位相を得る
ために、前記共振回路の構成部品であるコイルＬ又はコ
ンデンサＣを可変にして共振させている。従って、従来
のクロック抽出回路では、正確な共振を得るためにＬＣ
調整が不可決であるという欠点がある。また、従来の回
路は共振周波数を得るために、引込み時間がかかるとい
う欠点がある。
振回路を用いたクロック抽出回路は、受信データの伝送
速度の周波数に同期した所定の共振周波数と位相を得る
ために、前記共振回路の構成部品であるコイルＬ又はコ
ンデンサＣを可変にして共振させている。従って、従来
のクロック抽出回路では、正確な共振を得るためにＬＣ
調整が不可決であるという欠点がある。また、従来の回
路は共振周波数を得るために、引込み時間がかかるとい
う欠点がある。
【０００６】本発明の目的は、かかる共振周波数を得る
ための調整を不要にするとともに、引込み時間を高速化
することのできるクロック抽出回路を提供することにあ
る。
ための調整を不要にするとともに、引込み時間を高速化
することのできるクロック抽出回路を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明のクロック抽出回
路は、入力端子から供給された受信データより同期クロ
ックを抽出するクロック抽出回路において、マンチェス
タ符号化され、プリアンブル信号部とユーザーデータの
始まりを示すスタートデリミタ部とユーザーデータ部お
よび前記ユーザーデータの終りを示すエンドデリミタ部
とを含む受信データのレベルを変換する第１のレベル変
換回路と、レベル変換された前記受信データのうち前記
プリアンブル信号部および前記ユーザーデータ部から第
１乃至第３の同期パルスを生成するための同期パルス生
成回路と、前記第１の同期パルスの制御により前記レベ
ル変換された受信データの１ビット時間のうちビット後
半の信号レベルを検出し、レベル信号を出力するレベル
検出回路と、前記第２の同期パルスおよび前記レベル信
号を入力して前記スタートデリミタ部および前記エンド
デリミタ部を検出し、その有無をハイレベル又はローレ
ベルの信号として生成するデリミタ検出回路と、前記デ
リミタ検出回路の検出出力により前記スタートデリミタ
部及び前記エンドデリミタ部のときに第４の同期パルス
を生成するためのデリミタ部同期パルス生成回路と、前
記同期パルス生成回路からの前記第３の同期パルス，前
記デリミタ検出回路からの前記ハイレベルおよび前記ロ
ーレベルの信号および前記デリミタ部同期パルス生成回
路からの前記第４の同期パルス信号の合成を行うセレク
タ回路と、前記セレクタ回路の出力をレベル変換して出
力端子に前記同期クロックとして出力する第２のレベル
変換回路とを有して構成される。また、本発明における
前記受信データを構成する前記スタートデリミタ部およ
び前記エンドデリミタ部は、それぞれ１ビット時間内で
信号レベルが“ＬＬ（ローロー）”“ＨＨ（ハイハ
イ）”あるいは“ＨＨ”“ＬＬ”の組を有する１オクテ
ット長の長さで構成される。さらに、本発明における前
記デリミタ部同期パルス生成回路は、発振器と前記発振
器の出力で制御され且つ前記デリミタ検出回路の検出出
力を計数するカウンタ及び前記カウンタの計数出力およ
び前記デリミタ検出回路の検出出力のＡＮＤ論理をとる
ゲート素子とで形成することができる。
路は、入力端子から供給された受信データより同期クロ
ックを抽出するクロック抽出回路において、マンチェス
タ符号化され、プリアンブル信号部とユーザーデータの
始まりを示すスタートデリミタ部とユーザーデータ部お
よび前記ユーザーデータの終りを示すエンドデリミタ部
とを含む受信データのレベルを変換する第１のレベル変
換回路と、レベル変換された前記受信データのうち前記
プリアンブル信号部および前記ユーザーデータ部から第
１乃至第３の同期パルスを生成するための同期パルス生
成回路と、前記第１の同期パルスの制御により前記レベ
ル変換された受信データの１ビット時間のうちビット後
半の信号レベルを検出し、レベル信号を出力するレベル
検出回路と、前記第２の同期パルスおよび前記レベル信
号を入力して前記スタートデリミタ部および前記エンド
デリミタ部を検出し、その有無をハイレベル又はローレ
ベルの信号として生成するデリミタ検出回路と、前記デ
リミタ検出回路の検出出力により前記スタートデリミタ
部及び前記エンドデリミタ部のときに第４の同期パルス
を生成するためのデリミタ部同期パルス生成回路と、前
記同期パルス生成回路からの前記第３の同期パルス，前
記デリミタ検出回路からの前記ハイレベルおよび前記ロ
ーレベルの信号および前記デリミタ部同期パルス生成回
路からの前記第４の同期パルス信号の合成を行うセレク
タ回路と、前記セレクタ回路の出力をレベル変換して出
力端子に前記同期クロックとして出力する第２のレベル
変換回路とを有して構成される。また、本発明における
前記受信データを構成する前記スタートデリミタ部およ
び前記エンドデリミタ部は、それぞれ１ビット時間内で
信号レベルが“ＬＬ（ローロー）”“ＨＨ（ハイハ
イ）”あるいは“ＨＨ”“ＬＬ”の組を有する１オクテ
ット長の長さで構成される。さらに、本発明における前
記デリミタ部同期パルス生成回路は、発振器と前記発振
器の出力で制御され且つ前記デリミタ検出回路の検出出
力を計数するカウンタ及び前記カウンタの計数出力およ
び前記デリミタ検出回路の検出出力のＡＮＤ論理をとる
ゲート素子とで形成することができる。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の第一の実施例を示すクロッ
ク抽出回路のブロック図である。図１に示すように、本
実施例は入力端子１に接続され受信データ（ＲｘＤ）の
レベルを変換するレベル変換回路２と、レベル変換され
た受信データａのプリアンブル信号部及びユーザーデー
タ信号部に同期した同期パルスｆ，ｇ，ｈを生成するた
めの同期パルス生成回路３と、データの１ビット時間の
うちビット後半の半スロット部分の信号レベルを検出し
レベル信号ｋを出力するレベル検出回路４と、同期パル
スｈおよびレベル信号ｋから受信データａのスタートデ
リミタ部及びエンドデリミタ部を認識し且つその有無を
“Ｈ”又は“Ｌ”の信号レベルｍ，ｌとして出力するデ
リミタ検出回路５と、“Ｌ”信号ｌを入力し受信データ
ａのスタートデリミタ部及びエンドデリミタ部のときに
同期パルスｐを生成するデリミタ部同期パルス生成回路
６と、デリミタ検出回路５のｍ，ｌ出力により同期パル
ス生成回路３の出力信号ｆとデリミタ部同期パルス生成
回路６の出力信号ｐを合成し信号ｓおよびｓの反転を出
力するセレクタ回路７と、レベル変換回路２の出力であ
る受信データａを遅延させた受信データ信号ｔを作成す
る遅延素子８と、この遅延素子８の出力ｔおよびセレク
タ回路７の出力ｓ，ｓの反転をそれぞれレベル変換しデ
ータ出力端子１０およびクロック出力端子１１にデータ
ＲｘＤＤ，クロックＲｘＣＣを供給するレベル変換器９
Ａ，９Ｂとを備えている。また、入力端子１に供給され
る受信データＲｘＤは、マンチェスタ符号化されたプリ
アンブル信号部と、ユーザーデータの始まりを示し且つ
１ビット時間内で信号レベルが“ＬＬ”“ＨＨ”又は
“ＨＨ”“ＬＬ”の組を有する１オクテット長のスター
トデリミタ部と、マンチェスタ符号化されたユーザーデ
ータ部と、ユーザーデータの終了を示し且つ１ビット時
間内で信号レベルが“ＬＬ”“ＨＨ”又は“ＨＨ”“Ｌ
Ｌ”の組を有する１オクテット長のエンドデリミタ部と
で構成されている。
ク抽出回路のブロック図である。図１に示すように、本
実施例は入力端子１に接続され受信データ（ＲｘＤ）の
レベルを変換するレベル変換回路２と、レベル変換され
た受信データａのプリアンブル信号部及びユーザーデー
タ信号部に同期した同期パルスｆ，ｇ，ｈを生成するた
めの同期パルス生成回路３と、データの１ビット時間の
うちビット後半の半スロット部分の信号レベルを検出し
レベル信号ｋを出力するレベル検出回路４と、同期パル
スｈおよびレベル信号ｋから受信データａのスタートデ
リミタ部及びエンドデリミタ部を認識し且つその有無を
“Ｈ”又は“Ｌ”の信号レベルｍ，ｌとして出力するデ
リミタ検出回路５と、“Ｌ”信号ｌを入力し受信データ
ａのスタートデリミタ部及びエンドデリミタ部のときに
同期パルスｐを生成するデリミタ部同期パルス生成回路
６と、デリミタ検出回路５のｍ，ｌ出力により同期パル
ス生成回路３の出力信号ｆとデリミタ部同期パルス生成
回路６の出力信号ｐを合成し信号ｓおよびｓの反転を出
力するセレクタ回路７と、レベル変換回路２の出力であ
る受信データａを遅延させた受信データ信号ｔを作成す
る遅延素子８と、この遅延素子８の出力ｔおよびセレク
タ回路７の出力ｓ，ｓの反転をそれぞれレベル変換しデ
ータ出力端子１０およびクロック出力端子１１にデータ
ＲｘＤＤ，クロックＲｘＣＣを供給するレベル変換器９
Ａ，９Ｂとを備えている。また、入力端子１に供給され
る受信データＲｘＤは、マンチェスタ符号化されたプリ
アンブル信号部と、ユーザーデータの始まりを示し且つ
１ビット時間内で信号レベルが“ＬＬ”“ＨＨ”又は
“ＨＨ”“ＬＬ”の組を有する１オクテット長のスター
トデリミタ部と、マンチェスタ符号化されたユーザーデ
ータ部と、ユーザーデータの終了を示し且つ１ビット時
間内で信号レベルが“ＬＬ”“ＨＨ”又は“ＨＨ”“Ｌ
Ｌ”の組を有する１オクテット長のエンドデリミタ部と
で構成されている。
【００１０】図２は図１に示すクロック抽出回路の具体
的構成図である。図２に示すように、このクロック抽出
回路におけるレベル変換回路２は電源および接地間に直
列接続され且つ入力端子１を抵抗Ｒ１，Ｒ２の節点に接
続したレベル変換用抵抗Ｒ１〜Ｒ３とＯＲゲートＧ１と
で構成し、遅延素子８はディレイラインＤＬ１と終端用
抵抗Ｒ４，Ｒ５およびＯＲゲートＧ２とで構成する。ま
た、同期パルス生成回路３はフリップフロップＦＦ１と
ディレイラインＤＬ２，ＤＬ３と終端用抵抗Ｒ６，Ｒ
７，Ｒ１０，Ｒ１１およびＮＯＲゲートＧ６とで構成
し、レベル検出回路４はフリップフロップＦＦ２とディ
レイラインＤＬ４と終端用抵抗Ｒ８，Ｒ９とＮＯＲゲー
トＧ７，ＡＮＤゲートＧ１０とで構成する。更に、デリ
ミタ検出回路５はフリップフロップＦＦ３で構成し、デ
リミタ部同期パルス生成回路６はＡＮＤゲートＧ１１と
ＯＲゲートＧ４，Ｇ５とディレイラインＤＬ５，ＤＬ６
および終端用抵抗Ｒ１２〜Ｒ１５とで構成する。セレク
タ回路７はＡＮＤゲートＧ８，Ｇ９とＯＲゲートＧ３で
構成し、レベル変換器９はレシーバＲＣＶ１，ＲＣＶ２
で構成される。尚、かかるクロック抽出回路の動作につ
いては、信号ａ〜ｕと以下の図３，図４を用いて説明す
る。
的構成図である。図２に示すように、このクロック抽出
回路におけるレベル変換回路２は電源および接地間に直
列接続され且つ入力端子１を抵抗Ｒ１，Ｒ２の節点に接
続したレベル変換用抵抗Ｒ１〜Ｒ３とＯＲゲートＧ１と
で構成し、遅延素子８はディレイラインＤＬ１と終端用
抵抗Ｒ４，Ｒ５およびＯＲゲートＧ２とで構成する。ま
た、同期パルス生成回路３はフリップフロップＦＦ１と
ディレイラインＤＬ２，ＤＬ３と終端用抵抗Ｒ６，Ｒ
７，Ｒ１０，Ｒ１１およびＮＯＲゲートＧ６とで構成
し、レベル検出回路４はフリップフロップＦＦ２とディ
レイラインＤＬ４と終端用抵抗Ｒ８，Ｒ９とＮＯＲゲー
トＧ７，ＡＮＤゲートＧ１０とで構成する。更に、デリ
ミタ検出回路５はフリップフロップＦＦ３で構成し、デ
リミタ部同期パルス生成回路６はＡＮＤゲートＧ１１と
ＯＲゲートＧ４，Ｇ５とディレイラインＤＬ５，ＤＬ６
および終端用抵抗Ｒ１２〜Ｒ１５とで構成する。セレク
タ回路７はＡＮＤゲートＧ８，Ｇ９とＯＲゲートＧ３で
構成し、レベル変換器９はレシーバＲＣＶ１，ＲＣＶ２
で構成される。尚、かかるクロック抽出回路の動作につ
いては、信号ａ〜ｕと以下の図３，図４を用いて説明す
る。
【００１１】図３および図４はそれぞれ図１における入
力データがプリアンブル部からユーザーデータ部までの
各部信号の波形図およびユーザーデータ部からエンドデ
リミタ部までの各部信号の波形図である。図３に示すよ
うに、ここでは受信データのうちのプリアンブル部とス
タートデリミタ部およびユーザーデータ部の先頭部分を
示し、また図４ではユーザーデコーダ部の末尾部分とエ
ンドデリミタ部を示している。
力データがプリアンブル部からユーザーデータ部までの
各部信号の波形図およびユーザーデータ部からエンドデ
リミタ部までの各部信号の波形図である。図３に示すよ
うに、ここでは受信データのうちのプリアンブル部とス
タートデリミタ部およびユーザーデータ部の先頭部分を
示し、また図４ではユーザーデコーダ部の末尾部分とエ
ンドデリミタ部を示している。
【００１２】まず、図２乃至図４において、入力端子１
から入力された受信データＲｘＤはレベル変換回路２に
入力され、レベル変換された受信データａを得る。この
受信データａはディレイラインＤＬ１と同期パルス生成
回路３とレベル検出回路４に入力されるが、遅延素子８
のディレイラインＤＬ１を通して得られた受信データ信
号ｔは所定の遅延を含んだ受信データであり、ＯＲゲー
トＧ２を介し信号ｕとしてレベル変換器９のレシーバＲ
ＣＶ１に供給される。このレシーバＲＣＶ１の出力信号
ＲｘＤＤがデータ出力端子１０に出力される。また、受
信データａは同期パルス生成回路３の入力段に配置され
たフリップフロップＦＦ１に入力され、ディレイライン
ＤＬ２，ＤＬ３およびＮＯＲゲートＧ６を介して同期パ
ルス信号ｆ，ｇ，ｈを生成する。これら同期パルス信号
ｆ，ｇの２つの信号は受信データａに対して所定の位相
を有し、信号ｆは同期パルス生成回路３のＦＦ１とセレ
クタ回路７のＡＮＤゲートＧ８とに入力され、しかもＤ
Ｌ３を介した信号ｈとしてデリミタ検出回路５へも出力
されるとともに、信号ｇはレベル検出回路４に出力され
る。尚、ここで同期パルス生成回路３における信号ｂは
ＤＬ１からの遅延入力、信号ｃはＦＦ１の出力、信号ｄ
はＤＬ２の遅延出力であり、レベル検出回路４における
信号ｅはＦＦ２の出力、信号ｉはＮＯＲゲートＧ７の出
力、信号ｊはＤＬ４の遅延出力である。これらの同期パ
ルス信号ｈとレベル信号ｋがデリミタ検出回路５のフリ
ップフロップＦＦ３に入力されると、受信データａの中
のスタートデリミタ及びエンドデリミタが認識された時
のみハイレベルの信号ｍとローレベルの信号ｌを出力す
る。このデリミタ検出回路５から出力されたローレベル
の信号ｌはデリミタ部同期パルス生成回路６に入力さ
れ、所定の位相を持った同期パルス信号ｐを出力する。
また、このデリミタ部同期パルス生成回路６における信
号ｎはＡＮＤゲートＧ１１の出力、信号ｏはＤＬ５の遅
延出力である。しかも、セレクタ回路７は同期パルス信
号ｆとデリミタ検出信号であるハイレベルの信号ｍとロ
ーレベルの信号ｌおよびデリミタ部同期パルス信号ｐを
入力し、これらの信号をＡＮＤゲートＧ８，Ｇ９および
ＯＲゲートＧ３を用いてマスキング及び合成することに
より、受信データａの同期クロックｓおよびｓの反転信
号を出力する。尚、このセレクタ回路７における信号
ｒ，ｑはそれぞれＡＮＤゲートＧ８，Ｇ９の出力であ
る。これらの同期クロックｓおよびｓの反転信号はレシ
ーバＲＣＶ２を備えたレベル変換器９に入力され、所定
の電圧値を持った目的の同期クロックＲｘＣＣに変換さ
れて出力端子１１に供給される。
から入力された受信データＲｘＤはレベル変換回路２に
入力され、レベル変換された受信データａを得る。この
受信データａはディレイラインＤＬ１と同期パルス生成
回路３とレベル検出回路４に入力されるが、遅延素子８
のディレイラインＤＬ１を通して得られた受信データ信
号ｔは所定の遅延を含んだ受信データであり、ＯＲゲー
トＧ２を介し信号ｕとしてレベル変換器９のレシーバＲ
ＣＶ１に供給される。このレシーバＲＣＶ１の出力信号
ＲｘＤＤがデータ出力端子１０に出力される。また、受
信データａは同期パルス生成回路３の入力段に配置され
たフリップフロップＦＦ１に入力され、ディレイライン
ＤＬ２，ＤＬ３およびＮＯＲゲートＧ６を介して同期パ
ルス信号ｆ，ｇ，ｈを生成する。これら同期パルス信号
ｆ，ｇの２つの信号は受信データａに対して所定の位相
を有し、信号ｆは同期パルス生成回路３のＦＦ１とセレ
クタ回路７のＡＮＤゲートＧ８とに入力され、しかもＤ
Ｌ３を介した信号ｈとしてデリミタ検出回路５へも出力
されるとともに、信号ｇはレベル検出回路４に出力され
る。尚、ここで同期パルス生成回路３における信号ｂは
ＤＬ１からの遅延入力、信号ｃはＦＦ１の出力、信号ｄ
はＤＬ２の遅延出力であり、レベル検出回路４における
信号ｅはＦＦ２の出力、信号ｉはＮＯＲゲートＧ７の出
力、信号ｊはＤＬ４の遅延出力である。これらの同期パ
ルス信号ｈとレベル信号ｋがデリミタ検出回路５のフリ
ップフロップＦＦ３に入力されると、受信データａの中
のスタートデリミタ及びエンドデリミタが認識された時
のみハイレベルの信号ｍとローレベルの信号ｌを出力す
る。このデリミタ検出回路５から出力されたローレベル
の信号ｌはデリミタ部同期パルス生成回路６に入力さ
れ、所定の位相を持った同期パルス信号ｐを出力する。
また、このデリミタ部同期パルス生成回路６における信
号ｎはＡＮＤゲートＧ１１の出力、信号ｏはＤＬ５の遅
延出力である。しかも、セレクタ回路７は同期パルス信
号ｆとデリミタ検出信号であるハイレベルの信号ｍとロ
ーレベルの信号ｌおよびデリミタ部同期パルス信号ｐを
入力し、これらの信号をＡＮＤゲートＧ８，Ｇ９および
ＯＲゲートＧ３を用いてマスキング及び合成することに
より、受信データａの同期クロックｓおよびｓの反転信
号を出力する。尚、このセレクタ回路７における信号
ｒ，ｑはそれぞれＡＮＤゲートＧ８，Ｇ９の出力であ
る。これらの同期クロックｓおよびｓの反転信号はレシ
ーバＲＣＶ２を備えたレベル変換器９に入力され、所定
の電圧値を持った目的の同期クロックＲｘＣＣに変換さ
れて出力端子１１に供給される。
【００１３】このように、最終的に得られた受信データ
ＲｘＤＤと同期クロックＲｘＣＣとの間には、あらかじ
め定められた位相関係が成立している。従って、本実施
例では同期クロックＲｘＣＣを得るための調整を不要に
でき、各回路を論理化することにより、引込み時間を高
速化することができる。
ＲｘＤＤと同期クロックＲｘＣＣとの間には、あらかじ
め定められた位相関係が成立している。従って、本実施
例では同期クロックＲｘＣＣを得るための調整を不要に
でき、各回路を論理化することにより、引込み時間を高
速化することができる。
【００１４】図５は本発明の第二の実施例を説明するた
めのクロック抽出回路におけるデリミタ部同期パルス生
成回路のブロック図である。図５に示すように、本実施
例は各構成要素２〜５および７〜９の動作が前述した図
１の各回路と同じ動作を行い、相違するのは、デリミタ
部同期パルス生成回路６を発振器ＯＳ１，カウンタＣＮ
Ｔ１，ＡＮＤゲートＧ１２からなる論理ゲートで構成し
たことにある。本実施例も前述した第一の実施例と同様
に同期クロックを得るための調整を不要にして引込み時
間を高速化することができる。
めのクロック抽出回路におけるデリミタ部同期パルス生
成回路のブロック図である。図５に示すように、本実施
例は各構成要素２〜５および７〜９の動作が前述した図
１の各回路と同じ動作を行い、相違するのは、デリミタ
部同期パルス生成回路６を発振器ＯＳ１，カウンタＣＮ
Ｔ１，ＡＮＤゲートＧ１２からなる論理ゲートで構成し
たことにある。本実施例も前述した第一の実施例と同様
に同期クロックを得るための調整を不要にして引込み時
間を高速化することができる。
【００１５】
【発明の効果】以上説明したように、本発明のクロック
抽出回路は、受信データから同期パルスを生成する同期
パルス生成回路とデリミタ部において同期パルスを生成
するデリミタ部同期パルス生成回路および前記２つの生
成回路の出力同期パルスを合成するセレクタ回路とを有
することにより、細かい調整をなくすことができるとい
う効果がある。また、本発明は各構成要素、特に出力段
としてのセレクタ回路やデリミタ部同期パルス生成回路
を論理化することにより、高速な引込み時間を実現でき
るという効果がある。
抽出回路は、受信データから同期パルスを生成する同期
パルス生成回路とデリミタ部において同期パルスを生成
するデリミタ部同期パルス生成回路および前記２つの生
成回路の出力同期パルスを合成するセレクタ回路とを有
することにより、細かい調整をなくすことができるとい
う効果がある。また、本発明は各構成要素、特に出力段
としてのセレクタ回路やデリミタ部同期パルス生成回路
を論理化することにより、高速な引込み時間を実現でき
るという効果がある。
【図１】本発明の第一の実施例を示すクロック抽出回路
のブロック図である。
のブロック図である。
【図２】図１に示すクロック抽出回路の具体的構成図で
ある。
ある。
【図３】図１における入力データがプリアンブル部から
ユーザーデータ部までの各部信号の波形図である。
ユーザーデータ部までの各部信号の波形図である。
【図４】図１における入力データがユーザーデータ部か
らエンドデリミタ部までの各部信号の波形図である。
らエンドデリミタ部までの各部信号の波形図である。
【図５】本発明の第二の実施例を説明するためのクロッ
ク抽出回路におけるデリミタ部同期パルス生成回路のブ
ロック図である。
ク抽出回路におけるデリミタ部同期パルス生成回路のブ
ロック図である。
【図６】従来の一例を示すクロック抽出回路のブロック
図である。
図である。
【図７】図６における各部信号の波形図である。
１ 入力端子 ２，９，９Ａ，９Ｂ レベル変換回路 ３ 同期パルス生成回路 ４ レベル検出回路 ５ デリミタ検出回路 ６ デリミタ部同期パルス生成回路 ７ セレクタ回路 ８ 遅延素子 １０ データ出力端子 １１ クロック出力端子 Ｇ１〜Ｇ５ ＯＲ／ＮＯＲゲート Ｇ６，Ｇ７ ＥＸ−ＯＲ／ＥＸ−ＮＯＲゲート Ｇ８〜Ｇ１１，Ｇ１２ ＡＮＤ／ＮＡＮＤゲート ＦＦ１〜ＦＦ３ フリップフロップ ＤＬ１〜ＤＬ６ ディレイライン Ｒ１〜Ｒ３ レベル変換用抵抗 Ｒ４〜Ｒ１５ 終端用抵抗 ａ〜ｈ 各部信号
Claims (3)
- 【請求項１】 入力端子から供給された受信データより
同期クロックを抽出するクロック抽出回路において、マ
ンチェスタ符号化され、プリアンブル信号部とユーザー
データの始まりを示すスタートデリミタ部とユーザーデ
ータ部および前記ユーザーデータの終りを示すエンドデ
リミタ部とを含む受信データのレベルを変換する第１の
レベル変換回路と、レベル変換された前記受信データの
うち前記プリアンブル信号部および前記ユーザーデータ
部から第１乃至第３の同期パルスを生成するための同期
パルス生成回路と、前記第１の同期パルスの制御により
前記レベル変換された受信データの１ビット時間のうち
ビット後半の信号レベルを検出し、レベル信号を出力す
るレベル検出回路と、前記第２の同期パルスおよび前記
レベル信号を入力して前記スタートデリミタ部および前
記エンドデリミタ部を検出し、その有無をハイレベル又
はローレベルの信号として生成するデリミタ検出回路
と、前記デリミタ検出回路の検出出力により前記スター
トデリミタ部及び前記エンドデリミタ部のときに第４の
同期パルスを生成するためのデリミタ部同期パルス生成
回路と、前記同期パルス生成回路からの前記第３の同期
パルス，前記デリミタ検出回路からの前記ハイレベルお
よび前記ローレベルの信号および前記デリミタ部同期パ
ルス生成回路からの前記第４の同期パルス信号の合成を
行うセレクタ回路と、前記セレクタ回路の出力をレベル
変換して出力端子に前記同期クロックとして出力する第
２のレベル変換回路とを有することを特徴とするクロッ
ク抽出回路。 - 【請求項２】 前記受信データを構成する前記スタート
デリミタ部および前記エンドデリミタ部は、それぞれ１
ビット時間内で信号レベルが“ＬＬ（ローロー）”“Ｈ
Ｈ（ハイハイ）”あるいは“ＨＨ”“ＬＬ”の組を有す
る１オクテット長の長さで構成される請求項１記載のク
ロック抽出回路。 - 【請求項３】 前記デリミタ部同期パルス生成回路は、
発振器と前記発振器の出力で制御され且つ前記デリミタ
検出回路の検出出力を計数するカウンタ及び前記カウン
タの計数出力および前記デリミタ検出回路の検出出力の
ＡＮＤ論理をとるゲート素子とで構成した請求項１記載
のクロック抽出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40147490 | 1990-12-06 | ||
| JP2-401474 | 1990-12-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669914A JPH0669914A (ja) | 1994-03-11 |
| JP2679493B2 true JP2679493B2 (ja) | 1997-11-19 |
Family
ID=18511299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3327552A Expired - Lifetime JP2679493B2 (ja) | 1990-12-06 | 1991-12-11 | クロック抽出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5169341A (ja) |
| JP (1) | JP2679493B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442248A (en) * | 1994-04-11 | 1995-08-15 | Interroll Holding, A.G. | Motorized pulley with integral electrical connector |
| US6203371B1 (en) | 1998-03-05 | 2001-03-20 | Universal Avionics Systems Corporation-Instrument Division | Method and apparatus for capping and grounding an electrical connector to prevent leakage of electromagnetic interference |
| EP2161223B2 (en) † | 2008-09-07 | 2023-02-22 | Itoh Denki Co., Ltd. | Motorized roller and motor unit for motorized roller |
| GB2535204A (en) * | 2015-02-12 | 2016-08-17 | Hass247 Ltd | Panel |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0244271U (ja) * | 1988-09-21 | 1990-03-27 | ||
| JPH02150682U (ja) * | 1989-05-22 | 1990-12-27 |
-
1991
- 1991-11-22 US US07/796,645 patent/US5169341A/en not_active Expired - Lifetime
- 1991-12-11 JP JP3327552A patent/JP2679493B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669914A (ja) | 1994-03-11 |
| US5169341A (en) | 1992-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970701 |