JP2968754B2 - クロック位相同期回路 - Google Patents

クロック位相同期回路

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定祥 斎藤
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はクロック位相同期回
路に関し、特にＩＴＵで規定される６４Ｋ Ｃｏｄｉｒ
ｅｃｔｉｏｎａｌ Ｉｎｔｅｒｆａｃｅ用バイポーラ信
号から６４ｋＨｚクロック信号を生成するクロック位相
同期回路に関する。
【０００２】
【従来の技術】ＩＴＵ−Ｔ Ｇ．７０３で規定される６
４Ｋ ＣｏｄｉｒｅｃｔｉｏｎａｌＩｎｔｅｒｆａｃｅ
用バイポーラ信号は、図２（ａ）に示すように、プラス
側とマイナス側に交互に変化するバイポーラ信号であ
り、データ「１」は６４ｋＨｚのクロック信号で表さ
れ、データ「０」は１２８ｋＨｚのクロック信号で表さ
れる。また、データは８ビット単位のデータ区域に区切
られ、各データ区域内の最初のデータ信号の極性は、直
前のデータ信号の極性と同じになっている。
【０００３】このようなバイポーラ信号から６４ｋＨｚ
クロックを抽出する従来のクロック位相同期回路は、図
３に示すように、バイポーラ信号Ｓ１をプラス側とマイ
ナス側の２列のＲＺユニポーラ信号Ｓ２１ａ，Ｓ２１ｂ
に変換するＢ−Ｕ変換部２１と、ＶＣＯ（電圧制御発振
器）２４の出力信号Ｓ２４により２列のＲＺユニポーラ
信号Ｓ２１ａ，Ｓ２１ｂをそれぞれオーバーサンプリン
グするオーバーサンプリング回路２２と、オーバーサン
プリングされた２列のＲＺユニポーラ信号Ｓ２２ａ，Ｓ
２２ｂに基づき、データ「１」を示す６４ｋＨｚクロッ
クパルスの立上り立下り及びデータ「０」を示す１２８
ｋＨｚクロックパルスの立上りをそれぞれ検出して６４
ｋＨｚ信号Ｓ２３を生成する６４ｋＨｚ信号生成部２３
と、１２８ｋＨｚクロックパルスの立上り立下りを検出
するために１２８ｋＨｚ以上の周波数（６４ｋＨｚ×Ｓ
倍の周波数）で発振するＶＣＯ２４と、ＶＣＯ２４の出
力信号Ｓ２４を１／Ｓ分周して６４ｋＨｚのクロック出
力信号Ｓｃを出力する分周部２５と、６４ｋＨｚ信号生
成部２３が出力する６４ｋＨｚ信号Ｓ２３と分周部２５
が出力する６４ｋＨｚクロック出力信号Ｓｃとの位相が
一致するようにＶＣＯ２４を制御する位相比較部２６と
を設けて構成している。
【０００４】
【発明が解決しようとする課題】上述した従来例では、
バイポーラ信号に含まれる６４ｋＨｚクロックの立上り
立下り及び１２８ｋＨｚクロックパルスの立上りを検出
して６４ｋＨｚ信号を生成するために、１２８ｋＨｚの
２倍以上の高い周波数でＶＣＯを発振させてオーバーサ
ンプリングしている。このため高周波用回路が必要とな
り、また、回路構成が複雑化するため、集積回路化する
場合に回路規模が大きくなりコスト高になるという問題
点を有している。
【０００５】本発明の目的は、従来例よりも低い周波数
で動作させることができ、回路構成を簡易化して小型
化、低コスト化を実現できるクロック位相同期回路を提
供することにある。
【０００６】
【課題を解決するための手段】本発明のクロック位相同
期回路は、入力するバイポーラ信号のプラス側およびマ
イナス側の波形を有する２列のＲＺユニポーラ信号を生
成した後、セット、リセット機能を有するラッチ部のＳ
ＥＴ端およびＲＥＳＥＴ端にそれぞれ供給し、８ビット
単位で区切られた各データ区域内でビット毎に規則的に
変化するラッチ出力波形を生成し、このラッチ出力波形
を分周したときに常に同じ周波数の出力波形となる分周
比によりラッチ出力波形を分周し、また、クロック出力
信号を発生するＶＣＯの出力を分周し、前記分周したラ
ッチ出力と同じ周波数の波形を生成して位相比較してＶ
ＣＯを制御する。具体的には、６４ｋＨｚクロック信号
を出力するＶＣＯ（電圧制御発振器）と、このＶＣＯを
制御する位相比較部と、前記バイポーラ信号のプラス側
およびマイナス側波形の２列のＲＺユニポーラ信号を生
成する手段と、ＳＥＴ端およびＲＥＳＥＴ端に前記２列
のＲＺユニポーラ信号をそれぞれ受けてラッチ動作する
ラッチ部と、前記ラッチ部の出力信号を分周して前記位
相比較部へ送出する第１の分周部と、前記ＶＣＯの出力
信号を分周して前記位相比較部へ送出する第２の分周部
とを備える。
【０００７】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
【０００８】図１は本発明の一実施形態を示すブロック
図であり、図２は動作を説明するためのタイミングチャ
ートである。ここで、ＩＴＵ−Ｔ Ｇ．７０３で規定さ
れる６４Ｋ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅｒ
ｆａｃｅ用バイポーラ信号Ｓ１を受けて、６４ｋＨｚの
クロック出力信号Ｓｃを出力する場合を示している。
【０００９】図１において、Ｂ−Ｕ変換部１は、バイポ
ーラ信号Ｓ１をプラス側とマイナス側の２列のＲＺユニ
ポーラ信号Ｓ２ａ，Ｓ２ｂに変換する。ラッチ部２は、
バイポーラ信号Ｓ１のプラス側の変化を示すＲＺユニポ
ーラ信号Ｓ２ａをＳＥＴ端に受け、この信号Ｓ２ａが
「Ｈ」レベルになったときにＱ出力端を「Ｈ」レベルに
ラッチし、また、バイポーラ信号Ｓ１のマイナス側の変
化を示すＲＺユニポーラ信号Ｓ２ｂをＲＥＳＥＴ端に受
け、この信号Ｓ２ｂが「Ｈ」レベルになったときにＱ出
力端を「Ｌ」レベルにラッチする機能を有している。
【００１０】分周部３は、ラッチ部２のＱ出力Ｓ３を１
／Ｎ分周し、また、分周部６は、６４ｋＨｚで発振する
ＶＣＯ（電圧制御発振器）４の出力Ｓｃを１／Ｍ分周し
て位相比較部５へそれぞれ送出する。位相比較部５は、
１／Ｎ分周出力および１／Ｍ分周出力を受けて比較し、
位相が一致するようにＶＣＯ４を制御する。ＶＣＯ４の
出力信号はバイポーラ信号Ｓ１の６４ｋＨｚクロックに
同期し、この信号がクロック出力信号Ｓｃとなる。
【００１１】次に動作を説明する。
【００１２】図２において、入力するバイポーラ信号Ｓ
１が、例えば同図（ａ）に示した信号である場合、Ｂ−
Ｕ変換部１から出力されるＲＺユニポーラ信号Ｓ２ａは
同図（ｂ）に示したようにバイポーラ信号Ｓ１のプラス
側の変化を示す波形となり、また、ＲＺユニポーラ信号
Ｓ２ｂは同図（ｃ）に示したようにバイポーラ信号Ｓ１
のマイナス側の変化を示す波形となる。
【００１３】ラッチ部２の出力信号Ｓ３は、同図（ｄ）
に示したように、ＲＺユニポーラ信号Ｓ２ａが「Ｈ」レ
ベルになったときに「Ｈ」レベルにラッチされ、また、
ＲＺユニポーラ信号Ｓ２ｂが「Ｈ」レベルになったとき
に「Ｌ」レベルにラッチされた波形となる。出力信号Ｓ
３の波形を見ると、８ビット単位のデータ区域内では、
ビット毎に交互に「Ｈ」レベル，「Ｌ」レベルに変化し
ているが、データ区域の境界では「Ｈ」または「Ｌ」レ
ベルが連続している。一方、ＶＣＯ１４の出力信号Ｓｃ
は、同図（ｆ）に示したように、６４ｋＨｚのクロック
出力信号Ｓｃである。
【００１４】ところで、ラッチ部２のＱ出力信号Ｓ３を
１／１４分周した場合、分周部３の出力信号Ｓ４は、同
図（ｅ）に示したように、常に同一周波数（周波数２ｋ
Ｈｚ）の分周出力となる。従って、分周部６においてＶ
ＣＯ４の出力信号Ｓｃを１／３２分周すれば、分周部６
の出力信号Ｓ５は、同図（ｇ）に示したように、分周部
３の出力信号Ｓ４と一致することになる。
【００１５】位相比較部５は、分周部３から出力される
２ｋＨｚの出力信号Ｓ４および分周部６から出力される
２ｋＨｚの出力信号Ｓ５との位相を比較し、６４ｋＨｚ
で発振するＶＣＯ４の周波数を制御する。ＶＣＯ４は、
バイポーラ信号Ｓ１の６４ｋＨｚクロックに位相同期し
た６４ｋＨｚクロック出力信号Ｓｃを出力する。このよ
うに構成することにより、従来よりも低い周波数でクロ
ック位相同期回路を動作させることができる。
【００１６】
【発明の効果】以上説明したように本発明によれば、入
力するバイポーラ信号のプラス側およびマイナス側の波
形を有する２列のＲＺユニポーラ信号を生成した後、セ
ット、リセット機能を有するラッチ部のＳＥＴ端および
ＲＥＳＥＴ端にそれぞれ供給し、８ビット単位で区切ら
れた各データ区域内でビット毎に規則的に変化するラッ
チ出力波形を生成し、このラッチ出力波形を分周したと
きに常に同じ周波数の出力波形となる分周比によりラッ
チ出力波形を分周し、また、クロック出力信号を発生す
るＶＣＯの出力を分周し、前記分周したラッチ出力と同
じ周波数の波形を生成して位相比較してＶＣＯを制御す
ることにより、従来例よりも低い周波数で動作させるこ
とができ、回路構成を簡易化して小型化、低コスト化を
実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すブロック図である。
【図２】図１に示したクロック位相同期回路の動作を説
明するためのタイミングチャートである。
【図３】従来のクロック位相同期回路を示すブロック図
である。
【符号の説明】
１ Ｂ−Ｕ変換部 ２ ラッチ部 ３，６ 分周部 ４ ＶＣＯ（電圧制御発振器） ５ 位相比較部 Ｓ１ バイポーラ信号 Ｓ２ａ，Ｓ２ｂ ＲＺユニポーラ信号 Ｓ３ ラッチ部２の出力信号 Ｓ４ 分周部３の出力信号 Ｓ５ 分周部６の出力信号 Ｓｃ クロック出力信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/033 H03L 7/08 H04L 25/49

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＩＴＵで規定される６４Ｋ Ｃｏｄｉｒ
    ｅｃｔｉｏｎａｌＩｎｔｅｒｆａｃｅ用バイポーラ信号
    を受け、このバイポーラ信号に位相同期した６４ｋＨｚ
    クロック信号を生成するクロック位相同期回路におい
    て、前記６４ｋＨｚクロック信号を出力するＶＣＯ（電
    圧制御発振器）と、このＶＣＯを制御する位相比較部
    と、前記バイポーラ信号のプラス側およびマイナス側波
    形の２列のＲＺユニポーラ信号を生成する手段と、ＳＥ
    Ｔ端およびＲＥＳＥＴ端に前記２列のＲＺユニポーラ信
    号をそれぞれ受けてラッチ動作するラッチ部と、前記ラ
    ッチ部の出力信号を分周して前記位相比較部へ送出する
    第１の分周部と、前記ＶＣＯの出力信号を分周して前記
    位相比較部へ送出する第２の分周部とを備えることを特
    徴とするクロック位相同期回路。
  2. 【請求項２】 前記ラッチ部は、前記ＳＥＴ端に供給さ
    れる前記２列のＲＺユニポーラ信号の一方が「Ｈ」レベ
    ルになったときに出力を「Ｈ」レベルにラッチし、前記
    ＲＥＳＥＴ端に供給される前記２列のＲＺユニポーラ信
    号の他方が「Ｈ」レベルになったときに出力を「Ｌ」レ
    ベルにラッチすることを特徴とする請求項１記載のクロ
    ック位相同期回路。
  3. 【請求項３】 前記第１の分周部は、前記ラッチ部の出
    力波形を分周したときに常に同じ周波数の出力波形とな
    る分周比により分周し、前記第２の分周部は、前記第１
    の分周部の出力と同じ周波数の波形となるように前記Ｖ
    ＣＯの出力を分周することを特徴とする請求項１記載の
    クロック位相同期回路。
  4. 【請求項４】 前記第１の分周部は１／１４分周し、前
    記第２の分周部は１／３２分周することを特徴とする請
    求項３記載のクロック位相同期回路。
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