JP4698348B2 - クロック位相同期回路 - Google Patents

Description

本発明は、クロック位相同期回路、特にＩＴＵで規定される６４ｋ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅｒｆａｃｅのバイポーラ信号に位相同期した６４ｋＨｚクロックを生成するクロック位相同期回路に関する。

ＩＴＵ−Ｔ Ｇ．７０３で規定される６４ｋ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅｒｆａｃｅバイポーラ信号は、図２のｆ０に示すようにデータ“１”は６４ｋＨｚのクロック、“０”は１２８ｋＨｚのクロックに相当し、プラス側とマイナス側に交互に入れ替わる。また、データは８ビットを１フレームとし、最後の１ビットを同一極性のデータを連続させるバイオレーションコードを所有する。

このようなバイポーラ信号の内の６４ｋＨｚのクロックに位相同期したクロックを得る従来技術としては、図３に示すように、入力するバイポーラ信号ｆ１１をプラス側とマイナス側の２列のＲＺユニポーラ信号ｆ１２ａ，ｆ１２ｂに変換するＢ／Ｕ変換部１１と、２列のＲＺユニポーラ信号をＶＣＯ（電圧制御発信器）１５のクロックよりオーバーサンプリングするオーバーサンプリング回路１２と、オーバーサンプリングされた２列のＲＺユニポーラ信号ｆ１３ａ，ｆ１３ｂより“１”である６４ｋＨｚのクロック信号の立ち上がり，立ち下がり、および“０”である１２８ｋＨｚのクロック信号の立ち上がりを検出し６４ｋＨｚのクロックｆ１４を生成するクロック生成回路１３と、ＶＣＯのクロックを１／Ｍに分周する分周器１６と、クロック生成回路とＶＣＯの分周クロックとの位相比較を行う位相比較器１４により構成されている（文献公知発明に係るものではない）。

このような、クロック位相同期回路は、オーバーサンプリングにより立ち上がり，立ち下がりを検出しなくてはならず、また、“１”の６４ｋＨｚのクロック，“０”の１２８ｋＨｚのクロックを２種のクロック成分をもつデータでは、“１”のデータである場合には立ち上がり，立ち下がりの両方を、“０”のデータである場合は立ち上がりのみを検出する複雑な回路構成が必要であるという問題点がある。

この問題点を解消するために、入力するバイポーラ信号のプラス側をラッチ部のセット端子、マイナス側をラッチ部のリセット端子に供給し、ラッチ部の出力を１４分周して２ｋＨｚの分周出力を生成した後で位相比較部へ送出し、位相比較部はＶＣＯが出力する６４ｋＨｚのクロックを他の比較器で３２分周した２ｋＨｚと比較してＶＣＯを制御するようにしたクロック位相同期回路が知られている（例えば、特許文献１参照）。

特開平１０−３０３８７６号公報（第３頁、図１）

しかしながら、上述した特許文献３記載の回路では、入力するバイポーラ信号におけるバイオレーションコード時には、同一極性のビットが連続するため、この部分ではラッチ部の出力は６４ｋＨｚ成分を喪失している。したがって、ラッチ部の出力３２ｋＨｚに対する分周は、他の７ビットにより行うので、ＶＣＯのクロックに対する分周周波数と合致させるためには、７分周または１４分周して４ｋＨｚ位相または２ｋＨｚ（ここでは１４分周）までラッチ部からの抽出周波数を下げなければならない。このため、位相同期速度が遅くなってしまうという問題点がある。

そこで、本発明の目的は、従来よりも回路構成を簡素化するとともに、高速な位相同期を行うことができるクロック位相同期回路を提供することにある。

本発明のクロック抽出回路は、６４ｋ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅｒｆａｃｅのバイポーラ信号に位相同期した６４ｋＨｚクロックを生成するクロック位相同期回路において、６４ｋＨｚクロックを出力する電圧発振器（図１の８）と、電圧発振器を制御するための位相比較器（図１の７）と、バイポーラ信号のプラス側波形のＲＺユニポーラ信号およびマイナス側波形のＲＺユニポーラ信号を発生するＢ／Ｕ変換部（図１の１）と、２列のＲＺユニポーラ信号を１列のＲＺユニポーラ信号に変換するＯＲ回路（図１の２）と、クロック端子に１列のＲＺユニポーラ信号を入力し、データ端子に“Ｈ”レベルを入力しており、バイポーラ信号の６４ｋＨｚ成分の信号を抽出するフリップフロップ（図１の３）と、フリップフロップが抽出した６４ｋＨｚ成分の信号により有効化され、５１２ｋＨｚ以上のクロックをカウントするカウンタ（図１の５）と、カウンタのカウントが所定回数になるとフリップフロップおよびカウンタへリセットパルスを出力するリセットパルス発生回路（図１の６）と、フリップフロップの出力信号を分周して位相比較器へ送出する第１の分周器（図１の４）と、電圧発振器の出力信号を分周して位相比較器へ送出する第２の分周器（図１の９）を備えることを特徴とする。

本発明では、入力されるバイポーラ信号より１列のＲＺユニポーラ信号を生成した後、フリップフロップのクロック端子にこの１列のＲＺユニポーラ信号を入力する。ＲＺユニポーラ信号の立ち上がりにてフリップフロップを動作させ、その立ち上がりを認識後にカウンタおよびリセットパルス発生回路にて一定期間後にフリップフロップおよびカウンタにリセットを行うという簡単な回路構成で６４ｋＨｚ成分の信号を抽出することができる。

更に、上記の構成により、フリップフロップからの出力信号は全８ビットが６４ｋＨｚ成分の信号となっているため、この出力信号を１／２分周することで３２ｋＨｚのクロックを生成し、ＶＣＯの出力である６４ｋＨｚのクロックを１／２分周した３２ｋＨｚのクロックと位相比較することによりＶＣＯの制御を行うことができる。

この結果、従来回路のようにオーバーサンプリングを行うための高い周波数のＶＣＯを必要とせず、低い周波数のＶＣＯでの動作も可能であるため、回路構成の簡素化および小型化，低コスト化を実現することが可能であると共に、クロックの抽出を高速に行うことができるという効果が得られる。

本発明のクロック位相同期回路は、入力されたバイポーラ信号を２列のＲＺユニポーラ信号に生成し、その２列のＲＺユニポーラ信号をＯＲ回路にて１列に変換する。１列にされたデータ信号は、フリップフロップのクロック端子に入力され、そのフリップフロップのデータ端子には“Ｈ”となる電源電圧を入力する。これにより、フリップフロップにデータの立ち上がりエッジが入力された場合、“Ｈ”を出力することとなる。

フリップフロップの出力信号は、高周波のクロックが供給されるカウンタのイネーブル端子に入力され、フリップフロップ出力が“Ｈ”に変化した後に一定期間カウントさせた後にカウンタおよびフリップフロップのリセットを行うためのパルスを発生させる回路を設け、“Ｈ”となったフリップフロップをリセットさせることで出力を“Ｌ”へ変化させる。

この出力を分周器で１／２分周することで３２ｋＨｚのクロックを抽出することが可能となり、ＶＣＯが発生するクロックの１／２分周となる３２ｋＨｚクロックと位相比較を行い、入力する６４ｋ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅｒｆａｃｅバイポーラ信号の内の６４ｋクロックに同期した６４ｋクロックを抽出する。以下、本発明の実施例について図を参照して説明する。

[構成の説明]
図１は本発明の実施例１を示すブロック図である。このクロック位相同期回路は、入力してくるバイポーラ信号ｆ０から６４ｋＨｚのクロックｆ６を抽出して出力する。バイポーラ信号ｆ０はデータ“１”として６４ｋＨｚのクロック、“０”として１２８ｋＨｚのクロックを有している。Ｂ／Ｕ変換部１，ＯＲ回路２，フリップフロップ３，２つの分周器４，９，カウンタ５，リセットパルス発生回路６，位相比較器７およびＶＣＯ８で構成されている。

Ｂ／Ｕ変換部１は、入力してくるバイポーラ信号ｆ０を受信し、バイポーラ信号ｆ０のプラス側波形のＲＺユニポーラ信号ｆ１ａ、およびバイポーラ信号ｆ０のマイナス側波形のＲＺユニポーラ信号ｆ１ｂの２列のＲＺユニポーラ信号に変換する。ＯＲ回路２は、２列のＲＺユニポーラ信号ｆ１ａ，ｆ１ｂを１列のＲＺユニポーラ信号ｆ２に変換する。

フリップフロップ３は、クロック端子ＣＫに１列のＲＺユニポーラ信号ｆ２、データ端子に“Ｈ”となっている電源電圧VCCを入力する。これにより、１列のＲＺユニポーラ信号ｆ２が“Ｈ”レベルに変化した場合に、出力信号ｆ３を“Ｈ”に変化させ、リセットパルス発生回路６からのリセット信号ｆ４により“Ｌ”とされるまで“Ｈ”を保持する。上述のバイポーラ信号ｆ０のデータ構成から、出力信号ｆ３は６４ｋＨｚ成分の信号であることが分かる。

カウンタ５は、出力信号ｆ３をイネーブル端子Ｅに入力し、高周波のクロックに応答して、リセット信号ｆ４によりカウント値が“０”にリセットされるまでカウントし、４ビットのカウント値CA，CB，CCおよびCDをリセットパルス発生回路６へ送出する。

ここで、カウンタ５へ供給するクロックは５１２Ｈｚ以上の周波数とする。これは以下のような理由による。５１２Ｈｚ未満の周波数であると、６４ｋＨｚのクロックを抽出する際に、６４ｋＨｚと１２８ｋＨｚと混在する６４ｋ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅｒｆａｃｅでは１２８ｋＨｚの２度目の立ち上がりを認識してしまう。しかし、５１２ｋＨｚ以上であれば、１２８ｋＨｚの立ち上がりの２度目を回避し、１２８ｋＨｚの２度目の立ち下がりと一致する間隔でリセットパルスｆ４を出力することが可能となるからである。

リセットパルス発生回路６は、カウント値CA，CB，CCおよびCDが所定の値になったときにリセット信号ｆ４を発生してフリップフロップ３およびカウンタ５へ出力する。

図２はリセットパルス発生回路６の一具体例を示す。このリセットパルス発生回路６は、CAを最下位ビット、CDを最上位ビットとした場合、CAおよびCBに対するＮＯＲ回路の出力と、CCおよびCDに対するＡＮＤ回路の出力とに対するＡＮＤ回路で構成している。このリセット発生回路は、CA=0，CB=0，CC=1，CD=1の場合にリセット信号ｆ４を発生する。

分周器４は６４ｋＨｚ成分の信号ｆ３を受信して、信号ｆ３を１／２に分周する。これにより、デューティ５０％となる３２ｋＨｚのクロックｆ５を位相比較器７へ送出する。ＶＣＯ８は本クロック抽出回路の最終段に位置する電圧発振器であって、位相比較器７による制御の下に６４ｋＨｚのクロックを送出する。分周器９はＶＣＯ８の出力を１／２分周する。位相比較器７は、分周器９より得られる３２ｋＨｚクロックと、分周器４より得られる３２ｋＨｚのクロックｆ５の位相を比較し、位相が一致するようにＶＣＯ８の制御を行う。
[動作の説明]
次に、本クロック位相同期回路の動作の説明をする。図３は、ＩＴＵ−Ｔ Ｇ．７０３で規定される６４ｋ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅｒｆａｃｅバイポーラ信号ｆ０を受信して、６４ｋＨｚのクロック信号ｆ６を出力するまでの過程を示す波形図である。

Ｂ／Ｕ変換部１に入力するバイポーラ信号ｆ０は、６４bpsデータとしては、図３の最上段に例示するように、“０”、“１”、“１”、“０”、“０”、“０”、“１”、“１”、“１”であるとする。“０”は１２８ｋＨｚのクロック、“１”は６４ｋＨｚのクロックを示している。７つ目と８つ目で“１”が連続し、バイオレーションコードを構成する。

バイポーラ信号ｆ０のプラス側であるｆ１ａはバイポーラ信号ｆ０から正極性のパルスを抜き取ったもの、バイポーラ信号ｆ０のマイナス側であるｆ１ｂはバイポーラ信号ｆ０から負極性のパルスを抜き取ったものとなっている。

ＲＺユニポーラ信号ｆ２は、ｆ１ａとｆ１ｂの論理和をとったものであるから、バイポーラ信号ｆ０の内で負極性のパルスを正極性に反転した形で、６４ｋＨｚと１２８ｋＨｚの２種のクロックが混在させている。

このようなクロックがフリップフロップ３に入力した場合、フリップフロップ３ではデータ入力が“Ｈ”へ接続されているために、先頭データの立ち上がりにて出力信号ｆ３を“Ｈ”へ変化させる。出力信号ｆ３は、リセット信号ｆ４が入力するまで“Ｈ”を維持する。

ここで、フリップフロップ３の出力信号ｆ３が“Ｈ”に変化した際に、カウンタ５のイネーブル信号が“Ｈ”となるため、カウンタ５は外部入力のクロックの立ち上がりによるカウントを開始することとなる。このカウンタ５のカウント値により、リセットパルス発生回路６は一定値カウント後、フリップフロップ３とカウンタ５へのリセット信号ｆ４を発生させる。

リセットパルス発生回路６よりリセットパルスを入力されたフリップフロップ３は出力を“Ｌ”へと変化、カウンタ５は出力CA，CB，CCおよびCDをすべて“Ｌ”へ切り替えることとなる。また、フリップフロップ３は出力を“Ｌ”へ変化することで、カウンタ５のイネーブル信号は“Ｌ”となるため、カウントを中止することとなる。

ＲＺユニポーラ信号ｆ２に“Ｈ”となる立ち上がりエッジが発生することで上記の動作を繰り返し行うこととなり、６４ｋＨｚ成分の信号ｆ３を得ることができる。そして、分周器４により、フリップフロップ３から出力される６４ｋＨｚ成分の信号ｆ３を１／２に分周することでデューティ５０％となる３２ｋＨｚのクロックｆ５を位相比較器７へ送出することとなる。

ＶＣＯ８から出力される６４ｋＨｚのクロック出力ｆ６は分周器９で１／２に分周されて位相比較器７へ入力する。分周器９より得られる３２ｋＨｚクロックと、３２ｋＨｚのクロックｆ５は位相比較器７で位相比較され、その結果によりＶＣＯ８の出力周波数の制御を行うことで、バイポーラ信号ｆ０の内の６４ｋＨｚクロックに同期したクロック出力ｆ６を得ることが可能になる。

本発明のクロック位相同期回路の一実施例を示すブロック図 図１のクロック位相同期回路におけるリセットパルス発生回路の具体例を示す図 図１のクロック位相同期回路の動作を説明するためのタイミングチャート 従来のクロック位相同期回路を示すブロック図

符号の説明

１ Ｂ／Ｕ変換部
２ ＯＲ回路
３ フリップフロップ
４ 分周器
５ カウンタ
６ リセットパルス発生回路
７ 位相比較器
８ ＶＣＯ（電圧制御発振器）
９ 分周器

Claims (4)

1. ６４ｋ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅｒｆａｃｅのバイポーラ信号に位相同期した６４ｋＨｚクロックを生成するクロック位相同期回路において、
   前記６４ｋＨｚクロックを出力する電圧発振器と、
   前記電圧発振器を制御するための位相比較器と、
   前記バイポーラ信号のプラス側波形のＲＺユニポーラ信号およびマイナス側波形のＲＺユニポーラ信号を発生するＢ／Ｕ変換部と、
   前記２列のＲＺユニポーラ信号を１列のＲＺユニポーラ信号に変換するＯＲ回路と、
   クロック端子に前記１列のＲＺユニポーラ信号を入力し、データ端子に“Ｈ”レベルを入力しており、前記バイポーラ信号の６４ｋＨｚ成分の信号を抽出するフリップフロップと、
   前記フリップフロップが抽出した６４ｋＨｚ成分の信号により有効化され、５１２ｋＨｚ以上のクロックをカウントするカウンタと、
   前記カウンタのカウントが所定回数になると前記フリップフロップおよび前記カウンタへリセットパルスを出力するリセットパルス発生回路と、
   前記フリップフロップの出力信号を分周して前記位相比較器へ送出する第１の分周器と、
   前記電圧発振器の出力信号を分周して前記位相比較器へ送出する第２の分周器を備えることを特徴とするクロック位相同期回路。
2. 前記フリップフロップは前記１列のＲＺユニポーラ信号が“Ｈ”レベルになったときに“Ｈ”レベルとなって、前記リセットパルスが入力すると“Ｈ”レベルとなり、
   前記カウンタは前記リセットパルスが入力するとカウント値をクリアすることを特徴とする請求項１記載のクロック位相同期回路。
3. 前記第１の分周器における分周率と、前記第２の分周器における分周率は同じであることを特徴とする請求項１または請求項２記載のクロック位相同期回路。
4. 前記分周率が１／２であることを特徴とする請求項３記載のクロック位相同期回路。
   

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