JPH07131492A - 多段中継方式 - Google Patents
多段中継方式Info
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- JPH07131492A JPH07131492A JP5275082A JP27508293A JPH07131492A JP H07131492 A JPH07131492 A JP H07131492A JP 5275082 A JP5275082 A JP 5275082A JP 27508293 A JP27508293 A JP 27508293A JP H07131492 A JPH07131492 A JP H07131492A
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- signal
- transmission signal
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Abstract
(57)【要約】
【目的】 受信した信号からディジタルＰＬＬを用いて
伝送信号を再生し中継する再生中継系を使用する多段中
継方式において、追従性が良く、ジッタが少ない再生中
継を可能として多段中継を容易にする。 【構成】 再生中継系において、受信部２と送信部５の
間に第１の伝送信号再生部３と第２の伝送信号再生部４
を縦属に接続して、ディジタルＰＬＬを２重にかける。
この場合、各ディジタルＰＬＬ３１，４１で用いるＮ倍
のクロックとＭ倍のクロックのＭ，Ｎが小さいほど追従
性が大きく、Ｍ，Ｎが大きいほどジッタが少なくなる。
そこで、Ｎ＜Ｍの関係でＭ，Ｎの値を選択することで、
受信部２で受信した信号から受信クロックを抽出し伝送
信号を再生する際に、追従性と抽出クロックのジッタを
別々に制御可能として、広い追従性と送信出力の低ジッ
タ化を可能とする。
伝送信号を再生し中継する再生中継系を使用する多段中
継方式において、追従性が良く、ジッタが少ない再生中
継を可能として多段中継を容易にする。 【構成】 再生中継系において、受信部２と送信部５の
間に第１の伝送信号再生部３と第２の伝送信号再生部４
を縦属に接続して、ディジタルＰＬＬを２重にかける。
この場合、各ディジタルＰＬＬ３１，４１で用いるＮ倍
のクロックとＭ倍のクロックのＭ，Ｎが小さいほど追従
性が大きく、Ｍ，Ｎが大きいほどジッタが少なくなる。
そこで、Ｎ＜Ｍの関係でＭ，Ｎの値を選択することで、
受信部２で受信した信号から受信クロックを抽出し伝送
信号を再生する際に、追従性と抽出クロックのジッタを
別々に制御可能として、広い追従性と送信出力の低ジッ
タ化を可能とする。
Description
【０００１】
【産業上の利用分野】本発明は、伝送装置における伝送
信号の多段中継方式に関するものである。
信号の多段中継方式に関するものである。
【０００２】
【従来の技術】伝送装置においては、信号を遠距離に伝
送する場合、図８に示すような再生中継系を用いて多段
中継を行っている。
送する場合、図８に示すような再生中継系を用いて多段
中継を行っている。
【０００３】図８の従来例において、１は受信側ケーブ
ル、２は伝送信号の受信部、３は伝送信号再生部、５は
送信部、６は送信側ケーブルである。ここで、伝送信号
再生部３は、伝送信号の送り出しで用いるクロックのＮ
倍の周波数のクロック（以下、Ｎ倍のクロックと記す）
を用いたディジタルＰＬＬ（フェーズロックドループ）
３１と、Ｄタイプフリップフロップ（以下、Ｄ−ＦＦと
記す）とで構成されている。
ル、２は伝送信号の受信部、３は伝送信号再生部、５は
送信部、６は送信側ケーブルである。ここで、伝送信号
再生部３は、伝送信号の送り出しで用いるクロックのＮ
倍の周波数のクロック（以下、Ｎ倍のクロックと記す）
を用いたディジタルＰＬＬ（フェーズロックドループ）
３１と、Ｄタイプフリップフロップ（以下、Ｄ−ＦＦと
記す）とで構成されている。
【０００４】上記再生中継系において、受信部２で受信
された伝送信号は、Ｄ−ＦＦ３２のＤ（データ）端子に
入力される一方、ディジタルＰＬＬ３１にも入力されて
受信クロックが抽出される。受信クロックはＤ−ＦＦ３
２のクロック端子（Ｃ）に入力されてＤ端子の入力を保
持し、再生された伝送信号がＤ−ＦＦ３２の出力端子
（Ｑ）から得られる。再生された伝送信号は、送信部５
から送信側ケーブル６へ送り出される。
された伝送信号は、Ｄ−ＦＦ３２のＤ（データ）端子に
入力される一方、ディジタルＰＬＬ３１にも入力されて
受信クロックが抽出される。受信クロックはＤ−ＦＦ３
２のクロック端子（Ｃ）に入力されてＤ端子の入力を保
持し、再生された伝送信号がＤ−ＦＦ３２の出力端子
（Ｑ）から得られる。再生された伝送信号は、送信部５
から送信側ケーブル６へ送り出される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の技術による多段中継方式では、再生中継系における
追従性とジッタ（パルスの時間的位置の変動）が一義的
にしか決められないという問題点があった。すなわち、
ディジタルＰＬＬで多段中継を行なう場合、送り出しク
ロックはディジタルＰＬＬにより受信クロックとして抽
出されるが、ディジタルＰＬＬの場合、Ｎ倍のクロック
を１／（Ｎ＋１）〜１／Ｎ〜１／（Ｎ−１）等分周比を
変える事で同期させる為、抽出された受信クロックに
は、図９に示すようにすでに分周比を変える事によるジ
ッタが含まれている。このようなジッタを含んだ送信信
号が伝送路でさらにひずんだ場合、次の再生中継系のデ
ィジタルＰＬＬが十分同期しない可能性を有る。上記に
おいて、Ｎを大きくすればジッタは少なくなるが、ディ
ジタルＰＬＬの追従性は逆に小さくなってしまう。
来の技術による多段中継方式では、再生中継系における
追従性とジッタ（パルスの時間的位置の変動）が一義的
にしか決められないという問題点があった。すなわち、
ディジタルＰＬＬで多段中継を行なう場合、送り出しク
ロックはディジタルＰＬＬにより受信クロックとして抽
出されるが、ディジタルＰＬＬの場合、Ｎ倍のクロック
を１／（Ｎ＋１）〜１／Ｎ〜１／（Ｎ−１）等分周比を
変える事で同期させる為、抽出された受信クロックに
は、図９に示すようにすでに分周比を変える事によるジ
ッタが含まれている。このようなジッタを含んだ送信信
号が伝送路でさらにひずんだ場合、次の再生中継系のデ
ィジタルＰＬＬが十分同期しない可能性を有る。上記に
おいて、Ｎを大きくすればジッタは少なくなるが、ディ
ジタルＰＬＬの追従性は逆に小さくなってしまう。
【０００６】本発明は、上記問題点を解決するためにな
されたものであり、その目的は、受信した信号からディ
ジタルＰＬＬを用いて伝送信号を再生し中継する再生中
継系を使用して多段中継を行う多段中継方式において、
追従性が良くジッタが少ない再生中継を可能として多段
中継を容易にすることにある。
されたものであり、その目的は、受信した信号からディ
ジタルＰＬＬを用いて伝送信号を再生し中継する再生中
継系を使用して多段中継を行う多段中継方式において、
追従性が良くジッタが少ない再生中継を可能として多段
中継を容易にすることにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の多段中継方式においては、伝送信号の受信
部と、該受信部の出力側に接続され該伝送信号の送り出
しに用いるクロックのＮ倍のクロック動作を用いたディ
ジタルフェーズロックドループにより該伝送信号の再生
を行う第１の信号再生手段と、該第１の信号再生手段に
接続されＮ＜Ｍとして該伝送信号の送り出しに用いるク
ロックのＭ倍のクロック動作を用いたディジタルフェー
ズロックドループにより該伝送信号の再生を行う第２の
信号再生手段と、該第２の信号再生手段で再生された伝
送信号を送信する送信部と、を有する再生中継系を用い
ることを特徴としている。
め、本発明の多段中継方式においては、伝送信号の受信
部と、該受信部の出力側に接続され該伝送信号の送り出
しに用いるクロックのＮ倍のクロック動作を用いたディ
ジタルフェーズロックドループにより該伝送信号の再生
を行う第１の信号再生手段と、該第１の信号再生手段に
接続されＮ＜Ｍとして該伝送信号の送り出しに用いるク
ロックのＭ倍のクロック動作を用いたディジタルフェー
ズロックドループにより該伝送信号の再生を行う第２の
信号再生手段と、該第２の信号再生手段で再生された伝
送信号を送信する送信部と、を有する再生中継系を用い
ることを特徴としている。
【０００８】
【作用】本発明の多段中継方式では、再生中継系におい
て、受信部と送信部の間に第１、第２の信号再生手段を
縦属に接続してディジタルＰＬＬを２重にかける。この
場合、各ディジタルＰＬＬで用いるＮ倍のクロック動作
とＭ倍のクロック動作におけるＭ，Ｎが小さいほど追従
性が大きく、Ｍ，Ｎが大きいほどジッタが少なくなる。
そこで、Ｎ＜ＭとしてＭ，Ｎの値を選択することで、追
従性とジッタを別々に制御可能とし、広い追従性と送信
出力の低ジッタ化を可能とする。
て、受信部と送信部の間に第１、第２の信号再生手段を
縦属に接続してディジタルＰＬＬを２重にかける。この
場合、各ディジタルＰＬＬで用いるＮ倍のクロック動作
とＭ倍のクロック動作におけるＭ，Ｎが小さいほど追従
性が大きく、Ｍ，Ｎが大きいほどジッタが少なくなる。
そこで、Ｎ＜ＭとしてＭ，Ｎの値を選択することで、追
従性とジッタを別々に制御可能とし、広い追従性と送信
出力の低ジッタ化を可能とする。
【０００９】
【実施例】以下、本発明の実施例を、図面を参照して詳
細に説明する。
細に説明する。
【００１０】図１は本発明の一実施例の基本構成を示す
ブロック図である。図において、１は受信側ケーブル、
２は伝送信号の受信部、３は第１の伝送信号再生部、４
は第２の伝送信号再生部、５は送信部、６は送信側ケー
ブルである。ここで、第１の伝送信号再生部３は、伝送
信号の送り出しで用いるクロックのＮ倍の周波数のクロ
ック（以下、Ｎ倍のクロックと記す）を用いたディジタ
ルＰＬＬ（フェーズロックド ループ）３１と、Ｄ−Ｆ
Ｆ（Ｄタイプフリップフロップ）３２とで構成され、第
２の伝送信号再生部４は送り出しクロックのＭ倍の周波
数のクロック（以下、Ｍ倍のクロックと記す）を用いた
ディジタルＰＬＬ４１とＤ−ＦＦ４２とで構成されてい
る。
ブロック図である。図において、１は受信側ケーブル、
２は伝送信号の受信部、３は第１の伝送信号再生部、４
は第２の伝送信号再生部、５は送信部、６は送信側ケー
ブルである。ここで、第１の伝送信号再生部３は、伝送
信号の送り出しで用いるクロックのＮ倍の周波数のクロ
ック（以下、Ｎ倍のクロックと記す）を用いたディジタ
ルＰＬＬ（フェーズロックド ループ）３１と、Ｄ−Ｆ
Ｆ（Ｄタイプフリップフロップ）３２とで構成され、第
２の伝送信号再生部４は送り出しクロックのＭ倍の周波
数のクロック（以下、Ｍ倍のクロックと記す）を用いた
ディジタルＰＬＬ４１とＤ−ＦＦ４２とで構成されてい
る。
【００１１】上記において、受信部２は受信側ケーブル
１から伝送信号を受信し、ディジタルＰＬＬ３１とＤ−
ＦＦ３２のＤ（データ）端子に送出する。ディジタルＰ
ＬＬ３１は入力された受信信号から受信クロックを抽出
してＤ−ＦＦ３２のＣ（クロック）端子に送出する。Ｄ
−ＦＦ３２は抽出された受信クロックで伝送信号を保持
し、信号再生を行う。再生された伝送信号は、Ｄ−ＦＦ
３２のＱ（出力）端子で得られ、第２の信号再生部４の
ＰＬＬ４１とＤ−ＦＦ４２のＤ端子に送出される。以
下、同様にしてＤ−ＦＦ４２で信号再生が行われ、再生
された伝送信号がＤ−ＦＦ４２のＱ端子に出力される。
この出力は送信部５を介して送信側ケーブル６へ送り出
される。
１から伝送信号を受信し、ディジタルＰＬＬ３１とＤ−
ＦＦ３２のＤ（データ）端子に送出する。ディジタルＰ
ＬＬ３１は入力された受信信号から受信クロックを抽出
してＤ−ＦＦ３２のＣ（クロック）端子に送出する。Ｄ
−ＦＦ３２は抽出された受信クロックで伝送信号を保持
し、信号再生を行う。再生された伝送信号は、Ｄ−ＦＦ
３２のＱ（出力）端子で得られ、第２の信号再生部４の
ＰＬＬ４１とＤ−ＦＦ４２のＤ端子に送出される。以
下、同様にしてＤ−ＦＦ４２で信号再生が行われ、再生
された伝送信号がＤ−ＦＦ４２のＱ端子に出力される。
この出力は送信部５を介して送信側ケーブル６へ送り出
される。
【００１２】本実施例では、受信部２と送信部５の間に
２つの信号再生部３，４を縦属に接続してディジタルＰ
ＬＬを２重にかけて伝送信号の再生を行う。このとき、
各ディジタルＰＬＬで用いるクロックの倍数Ｍ，ＮをＮ
＜Ｍとする。この場合、ディジタルＰＬＬの追従性は
Ｍ，Ｎが小さいほど大きく、Ｍ，Ｎが大きいほど抽出ク
ロックのジッタは少ない。よって、この場合広い追従性
と出力の低ジッタ化がＭ，Ｎの値を選択することで可能
となる。
２つの信号再生部３，４を縦属に接続してディジタルＰ
ＬＬを２重にかけて伝送信号の再生を行う。このとき、
各ディジタルＰＬＬで用いるクロックの倍数Ｍ，ＮをＮ
＜Ｍとする。この場合、ディジタルＰＬＬの追従性は
Ｍ，Ｎが小さいほど大きく、Ｍ，Ｎが大きいほど抽出ク
ロックのジッタは少ない。よって、この場合広い追従性
と出力の低ジッタ化がＭ，Ｎの値を選択することで可能
となる。
【００１３】次に、上記伝送信号再生部３，４の具体的
な構成例を示す。図２はその全体構成を示す回路図であ
る。図において、３１，４１は第１，第２の伝送信号再
生部それぞれのディジタルＰＬＬ、３２，４２は同じく
それぞれの信号保持用のＤ−ＦＦであり、図１に示した
同符号の構成要素に対応するものである。ただし、本構
成例では、ディジタルＰＬＬ３１，４１に分周機能を持
たせることにより、回路内部においてＮ倍およびＭ倍の
クロック動作を行っている。
な構成例を示す。図２はその全体構成を示す回路図であ
る。図において、３１，４１は第１，第２の伝送信号再
生部それぞれのディジタルＰＬＬ、３２，４２は同じく
それぞれの信号保持用のＤ−ＦＦであり、図１に示した
同符号の構成要素に対応するものである。ただし、本構
成例では、ディジタルＰＬＬ３１，４１に分周機能を持
たせることにより、回路内部においてＮ倍およびＭ倍の
クロック動作を行っている。
【００１４】ディジタルＰＬＬ３１は、ｎ（＝１／Ｎ）
分周プログラマブルカウンタ３１１、Ｄ−ＦＦ３１２，
３１３，３１４、インバータ３１５、アンドゲート３１
６から成る。一方、ディジタルＰＬＬ４１は、ｍ（＝１
／Ｍ）分周プログラマブルカウンタ４１１、Ｄ−ＦＦ４
１２，４１３，４１４、インバータ４１５、アンドゲー
ト４１６から成る。各プログラマブルカウンタ３１１，
４１１のクロック端子にはシステムクロックＳＹＳＣＬ
Ｋが入力され、ＵＰ（アップ）端子にはＤ−ＦＦ３１
２，４１２のＱ端子出力（位相比較信号）が接続され、
ＤＡＴＡ（データ）端子には、アンドゲート３１６，４
１６の出力（受信信号ＲＸＤの立ち上がり検出信号）が
接続される。これらのＵＰ端子、ＤＡＴＡ端子の入力値
によって分周比が遷移し、ディジタルＰＬＬが追従動作
する。このアンドゲート３１６，４１６の入力の一方に
は、Ｄ−ＦＦ３１３，４１３のＱ端子出力とＤ−ＦＦ３
１４，４１４のＱ（Ｑバー）端子出力（負論理出力また
は反転出力）が接続される。Ｄ−ＦＦ３１３，３１４の
クロック端子にはｎ分周プログラマブルカウンタ３１１
の出力（受信クロック）ＲＸＣＬＫｎが接続され、Ｄ−
ＦＦ３１２のクロック端子には受信クロックＲＸＣＬＫ
ｎをインバータ３１５で反転した信号が接続される。一
方、Ｄ−ＦＦ４１３，４１４のクロック端子にはｍ分周
プログラマブルカウンタ４１１の出力（受信クロック）
ＲＸＣＬＫｍが接続され、Ｄ−ＦＦ４１２のクロック端
子には受信クロックＲＸＣＬＫｍをインバータ４１５で
反転した信号が接続される。Ｄ−ＦＦ３１３，３１４と
アンドゲート３１６から成る回路、および、Ｄ−ＦＦ４
１３，４１４とアンドゲート４１６から成る回路は、入
力信号の立ち上がり検出回路となっている。
分周プログラマブルカウンタ３１１、Ｄ−ＦＦ３１２，
３１３，３１４、インバータ３１５、アンドゲート３１
６から成る。一方、ディジタルＰＬＬ４１は、ｍ（＝１
／Ｍ）分周プログラマブルカウンタ４１１、Ｄ−ＦＦ４
１２，４１３，４１４、インバータ４１５、アンドゲー
ト４１６から成る。各プログラマブルカウンタ３１１，
４１１のクロック端子にはシステムクロックＳＹＳＣＬ
Ｋが入力され、ＵＰ（アップ）端子にはＤ−ＦＦ３１
２，４１２のＱ端子出力（位相比較信号）が接続され、
ＤＡＴＡ（データ）端子には、アンドゲート３１６，４
１６の出力（受信信号ＲＸＤの立ち上がり検出信号）が
接続される。これらのＵＰ端子、ＤＡＴＡ端子の入力値
によって分周比が遷移し、ディジタルＰＬＬが追従動作
する。このアンドゲート３１６，４１６の入力の一方に
は、Ｄ−ＦＦ３１３，４１３のＱ端子出力とＤ−ＦＦ３
１４，４１４のＱ（Ｑバー）端子出力（負論理出力また
は反転出力）が接続される。Ｄ−ＦＦ３１３，３１４の
クロック端子にはｎ分周プログラマブルカウンタ３１１
の出力（受信クロック）ＲＸＣＬＫｎが接続され、Ｄ−
ＦＦ３１２のクロック端子には受信クロックＲＸＣＬＫ
ｎをインバータ３１５で反転した信号が接続される。一
方、Ｄ−ＦＦ４１３，４１４のクロック端子にはｍ分周
プログラマブルカウンタ４１１の出力（受信クロック）
ＲＸＣＬＫｍが接続され、Ｄ−ＦＦ４１２のクロック端
子には受信クロックＲＸＣＬＫｍをインバータ４１５で
反転した信号が接続される。Ｄ−ＦＦ３１３，３１４と
アンドゲート３１６から成る回路、および、Ｄ−ＦＦ４
１３，４１４とアンドゲート４１６から成る回路は、入
力信号の立ち上がり検出回路となっている。
【００１５】受信部で受信した信号ＲＸＤは、Ｄ−ＦＦ
３１２，３１３およびＤ−ＦＦ３２のＤ端子へ接続さ
れ、Ｄ−ＦＦ３２のＱ端子出力がＤ−ＦＦ４１２，４１
３およびＤ−ＦＦ４２のＤ端子へ接続される。また、Ｄ
−ＦＦ３２のクロック端子にはディジタルＰＬＬ３１の
受信クロックＲＸＣＬＫｎが、Ｄ−ＦＦ４２のクロック
端子にはディジタルＰＬＬ４１の受信クロックＲＸＣＬ
Ｋｍがそれぞれ接続される。
３１２，３１３およびＤ−ＦＦ３２のＤ端子へ接続さ
れ、Ｄ−ＦＦ３２のＱ端子出力がＤ−ＦＦ４１２，４１
３およびＤ−ＦＦ４２のＤ端子へ接続される。また、Ｄ
−ＦＦ３２のクロック端子にはディジタルＰＬＬ３１の
受信クロックＲＸＣＬＫｎが、Ｄ−ＦＦ４２のクロック
端子にはディジタルＰＬＬ４１の受信クロックＲＸＣＬ
Ｋｍがそれぞれ接続される。
【００１６】次に、図３に上記で使用するプログラマブ
ルカウンタの回路の構成例を示す。本例は、１／４分周
プログラマブルカウンタとし、分周比が１／３〜１／５
の範囲で可変する場合を例としている。本例のプログラ
マブルカウンタは、４つのＤ−ＦＦ（ＱＲＸＣＬＫ，Ｑ
０，Ｑ１，Ｑ２）と、８つの否定入力端子付のアンドゲ
ート（Ａ１〜Ａ８）と、３つのオアゲート（Ｏ１〜Ｏ
３）から成る。各アンドゲートの入力にはＵＰ端子、Ｄ
ＡＴＡ端子、各Ｄ−ＦＦの出力が、選択的に接続され、
その出力が直接（Ｄ−ＦＦ Ｑ２の場合）もしくはオア
ゲートＯ１〜Ｏ３を介してＤ−ＦＦのＤ端子に入力され
ている。各Ｄ−ＦＦのクロック端子にはシステムクロッ
ックＳＹＳＣＬＫが入力されており、ＵＰ，ＤＡＴＡ端
子の入力値に従って可変の分周動作を行い、Ｄ−ＦＦ
ＱＲＸＣＬＫから受信クロックＲＸＣＬＫを出力する。
ルカウンタの回路の構成例を示す。本例は、１／４分周
プログラマブルカウンタとし、分周比が１／３〜１／５
の範囲で可変する場合を例としている。本例のプログラ
マブルカウンタは、４つのＤ−ＦＦ（ＱＲＸＣＬＫ，Ｑ
０，Ｑ１，Ｑ２）と、８つの否定入力端子付のアンドゲ
ート（Ａ１〜Ａ８）と、３つのオアゲート（Ｏ１〜Ｏ
３）から成る。各アンドゲートの入力にはＵＰ端子、Ｄ
ＡＴＡ端子、各Ｄ−ＦＦの出力が、選択的に接続され、
その出力が直接（Ｄ−ＦＦ Ｑ２の場合）もしくはオア
ゲートＯ１〜Ｏ３を介してＤ−ＦＦのＤ端子に入力され
ている。各Ｄ−ＦＦのクロック端子にはシステムクロッ
ックＳＹＳＣＬＫが入力されており、ＵＰ，ＤＡＴＡ端
子の入力値に従って可変の分周動作を行い、Ｄ−ＦＦ
ＱＲＸＣＬＫから受信クロックＲＸＣＬＫを出力する。
【００１７】図４に、上記プログラマブルカウンタの制
御フローを示す。図中、Ｓ０，Ｓ１〜Ｓ４はステートを
表わす。ステートＳ０，Ｓ１では制御入力ＤＡＴＡ，Ｕ
Ｐの値には無関係にカウントが進む。ステートＳ２，Ｓ
３，Ｓ４では制御入力ＤＡＴＡ，ＵＰの値に従ってステ
ートＳ０に戻り、次のように分周比が選択される。
御フローを示す。図中、Ｓ０，Ｓ１〜Ｓ４はステートを
表わす。ステートＳ０，Ｓ１では制御入力ＤＡＴＡ，Ｕ
Ｐの値には無関係にカウントが進む。ステートＳ２，Ｓ
３，Ｓ４では制御入力ＤＡＴＡ，ＵＰの値に従ってステ
ートＳ０に戻り、次のように分周比が選択される。
【００１８】（１） ＤＡＴＡ＝１の時 ＵＰ＝１で１／３分周（Ｓ２→Ｓ０） ＵＰ＝０で１／５分周（Ｓ４→Ｓ０） （２） ＤＡＴＡ＝０の時 ＵＰの値にかかわらず１／４分周（Ｓ３→Ｓ０） となる。このような制御フローを実施するステートマシ
ンのための遷移表を図５に示す。この遷移表では各入力
の状態に対応する出力が示されており、これを実現した
回路が図３となる。
ンのための遷移表を図５に示す。この遷移表では各入力
の状態に対応する出力が示されており、これを実現した
回路が図３となる。
【００１９】上記では１／４分周（Ｎ＝４の例）のプロ
グラマブルカウンタの例を示したが、図６にｎ（＝１／
Ｎ）分周のプログラマブルカウンタを構成する場合の制
御フローを示す。考え方は図４の場合と同様であり、ス
テートＳ０，Ｓ１において制御入力ＤＡＴＡ，ＵＰの値
に無関係にカウントを進め、ステートＳN-2においてＤ
ＡＴＡ＝１，ＵＰ＝１の条件のときステートＳ０に戻す
ことにより１／（Ｎ−１）分周とし、ステートＳN-1に
おいてＵＰの値に無関係にＤＡＴＡ＝０の条件のときス
テートＳ０に戻すことにより１／Ｎ分周とし、ステート
ＳNにおいてＤＡＴＡ＝１，ＵＰ＝０の条件でステート
Ｓ０に戻すことにより１／（Ｎ＋１）分周とする。
グラマブルカウンタの例を示したが、図６にｎ（＝１／
Ｎ）分周のプログラマブルカウンタを構成する場合の制
御フローを示す。考え方は図４の場合と同様であり、ス
テートＳ０，Ｓ１において制御入力ＤＡＴＡ，ＵＰの値
に無関係にカウントを進め、ステートＳN-2においてＤ
ＡＴＡ＝１，ＵＰ＝１の条件のときステートＳ０に戻す
ことにより１／（Ｎ−１）分周とし、ステートＳN-1に
おいてＵＰの値に無関係にＤＡＴＡ＝０の条件のときス
テートＳ０に戻すことにより１／Ｎ分周とし、ステート
ＳNにおいてＤＡＴＡ＝１，ＵＰ＝０の条件でステート
Ｓ０に戻すことにより１／（Ｎ＋１）分周とする。
【００２０】以下に、以上のように構成した図２の具体
的な実施例の動作および作用を述べる。
的な実施例の動作および作用を述べる。
【００２１】まず、ディジタルＰＬＬの動作を図３に示
したようなプログラマブルカウンタを図２のディジタル
ＰＬＬ３１に用いたと仮定して説明する。図７は、この
場合のＰＬＬの動作を示すタイムチャートである。この
ディジタルＰＬＬでは、受信信号ＲＸＤの立ち上がりを
検出してＤＡＴＡ信号とし、合わせて受信クロックＲＸ
ＣＬＫの反転クロックで受信信号ＲＸＤをサンプリング
する事で位相差比較信号であるＵＰ信号を作り出してい
る。図７のタイムチャートでは、受信クロックＲＸＣＬ
Ｋが１８０°遅れている状態から同期が合い、次に受信
クロックＲＸＣＬＫが進みすぎた場合の動作を示してい
る。受信クロックＲＸＣＬＫが遅れている場合には、図
３のプログラマブルカウンタは分周比１／３と１／４を
交互に選択し、ステートＳ０〜Ｓ２またはＳ０〜Ｓ３で
動作し、最終的に受信クロックＲＸＣＬＫの立ち上がり
が受信信号ＲＸＤの中央に来るように制御される。こう
して同期された後は概ね分周比１／４で安定する。次
に、受信クロックが進み過ぎると、分周比１／５（ステ
ートＳ０〜Ｓ４で動作）が選択され、同様に同期するよ
うに制御される。
したようなプログラマブルカウンタを図２のディジタル
ＰＬＬ３１に用いたと仮定して説明する。図７は、この
場合のＰＬＬの動作を示すタイムチャートである。この
ディジタルＰＬＬでは、受信信号ＲＸＤの立ち上がりを
検出してＤＡＴＡ信号とし、合わせて受信クロックＲＸ
ＣＬＫの反転クロックで受信信号ＲＸＤをサンプリング
する事で位相差比較信号であるＵＰ信号を作り出してい
る。図７のタイムチャートでは、受信クロックＲＸＣＬ
Ｋが１８０°遅れている状態から同期が合い、次に受信
クロックＲＸＣＬＫが進みすぎた場合の動作を示してい
る。受信クロックＲＸＣＬＫが遅れている場合には、図
３のプログラマブルカウンタは分周比１／３と１／４を
交互に選択し、ステートＳ０〜Ｓ２またはＳ０〜Ｓ３で
動作し、最終的に受信クロックＲＸＣＬＫの立ち上がり
が受信信号ＲＸＤの中央に来るように制御される。こう
して同期された後は概ね分周比１／４で安定する。次
に、受信クロックが進み過ぎると、分周比１／５（ステ
ートＳ０〜Ｓ４で動作）が選択され、同様に同期するよ
うに制御される。
【００２２】図３に示したようなプログラマブルカウン
タを用いたディジタルＰＬＬの場合、受信信号（ＲＸ
Ｄ）に対し何倍のクロックを使用するかで追従性と精度
が決まる。図３の例を用いた場合では１／４分周（Ｎ＝
４）のディジタルＰＬＬであるため、追従は早いが受信
クロックＲＸＣＬＫは粗くなり、ジッタが大きくなる。
クロックの倍数Ｎの値がこれより大きくなるほど追従は
遅くなるが、ジッタは小さくなる。
タを用いたディジタルＰＬＬの場合、受信信号（ＲＸ
Ｄ）に対し何倍のクロックを使用するかで追従性と精度
が決まる。図３の例を用いた場合では１／４分周（Ｎ＝
４）のディジタルＰＬＬであるため、追従は早いが受信
クロックＲＸＣＬＫは粗くなり、ジッタが大きくなる。
クロックの倍数Ｎの値がこれより大きくなるほど追従は
遅くなるが、ジッタは小さくなる。
【００２３】そこで、本実施例の具体例では、図２に示
したように、受信信号ＲＸＤをまずｎ（＝１／Ｎ）分周
ディジタルＰＬＬ３１に入力し、受信クロックＲＸＣＬ
Ｋｎを作る。この受信クロックＲＸＣＬＫｎによって受
信データＲＸＤはＤ−ＦＦ３２に入力される。次に、Ｄ
−ＦＦ３２の出力をｍ分周ディジタルＰＬＬ４１に入力
し抽出クロックＲＸＣＬＫｍを作りＤ−ＦＦ４２に入力
する。このＤ−ＦＦ４２によって、Ｄ−ＦＦ３２で保持
した伝送信号を再生し、送信部５から送信側ケーブル６
へ送り出す。以上により本実施例では、信号再生におい
て２段のディジタルＰＬＬを通した事になり、この構成
でＮとＭの値をＮ＜Ｍの関係で選択する事で、追従性と
受信クロックの精度の両立をはかる事が可能となる。
したように、受信信号ＲＸＤをまずｎ（＝１／Ｎ）分周
ディジタルＰＬＬ３１に入力し、受信クロックＲＸＣＬ
Ｋｎを作る。この受信クロックＲＸＣＬＫｎによって受
信データＲＸＤはＤ−ＦＦ３２に入力される。次に、Ｄ
−ＦＦ３２の出力をｍ分周ディジタルＰＬＬ４１に入力
し抽出クロックＲＸＣＬＫｍを作りＤ−ＦＦ４２に入力
する。このＤ−ＦＦ４２によって、Ｄ−ＦＦ３２で保持
した伝送信号を再生し、送信部５から送信側ケーブル６
へ送り出す。以上により本実施例では、信号再生におい
て２段のディジタルＰＬＬを通した事になり、この構成
でＮとＭの値をＮ＜Ｍの関係で選択する事で、追従性と
受信クロックの精度の両立をはかる事が可能となる。
【００２４】
【発明の効果】以上の説明で明らかなように、本発明の
多段中継方式によれば、従来のＰＬＬでは、追従性とク
ロックのジッタは一義的にしか決められなかったが、本
方式を用いる事で追従性と抽出クロックのジッタを別々
に制御することが可能となり、多段中継が容易となる。
多段中継方式によれば、従来のＰＬＬでは、追従性とク
ロックのジッタは一義的にしか決められなかったが、本
方式を用いる事で追従性と抽出クロックのジッタを別々
に制御することが可能となり、多段中継が容易となる。
【図１】本発明の一実施例の基本構成を示す図
【図２】上記実施例の具体的な構成例を示す回路図
【図３】本実施例のディジタルＰＬＬで使用するプログ
ラマブルカウンタの構成例を示す回路図
ラマブルカウンタの構成例を示す回路図
【図４】上記プログラマブルカウンタの制御フロー図
【図５】上記プログラマブルカウンタについての遷移表
を示した図
を示した図
【図６】ｎ分周のプログラマブルカウンタを構成する場
合の制御フロー図
合の制御フロー図
【図７】上記実施例におけるディジタルＰＬＬの動作を
説明するタイムチャート図
説明するタイムチャート図
【図８】従来例の多段中継方式で用いられている再生中
継系の構成図
継系の構成図
【図９】上記従来例の問題点の説明図
１…受信側ケーブル ２…受信部 ３…第１の伝送信号再生部 ４…第２の伝送信号再生部 ５…送信部 ６…送信側ケーブル ３１…ディジタルＰＬＬ ３２…Ｄタイプフリップフロップ（Ｄ−ＦＦ） ４１…ディジタルＰＬＬ ４２…Ｄタイプフリップフロップ（Ｄ−ＦＦ）
Claims (1)
- 【請求項１】 伝送信号の受信部と、該受信部の出力側
に接続され該伝送信号の送り出しに用いるクロックのＮ
倍のクロック動作を用いたディジタルフェーズロックド
ループにより該伝送信号の再生を行う第１の信号再生手
段と、該第１の信号再生手段に接続されＮ＜Ｍとして該
伝送信号の送り出しに用いるクロックのＭ倍のクロック
動作を用いたディジタルフェーズロックドループにより
該伝送信号の再生を行う第２の信号再生手段と、該第２
の信号再生手段で再生された伝送信号を送信する送信部
と、を有する再生中継系を用いることを特徴とする多段
中継方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27508293A JP3284702B2 (ja) | 1993-11-04 | 1993-11-04 | 多段中継方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27508293A JP3284702B2 (ja) | 1993-11-04 | 1993-11-04 | 多段中継方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07131492A true JPH07131492A (ja) | 1995-05-19 |
| JP3284702B2 JP3284702B2 (ja) | 2002-05-20 |
Family
ID=17550566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27508293A Expired - Lifetime JP3284702B2 (ja) | 1993-11-04 | 1993-11-04 | 多段中継方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3284702B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118316A (en) * | 1996-05-08 | 2000-09-12 | Fujitsu Limited | Semiconductor integrated circuit including plurality of phase-locked loops |
| US6493408B1 (en) | 1998-11-18 | 2002-12-10 | Nec Corporation | Low-jitter data transmission apparatus |
| US7202865B2 (en) | 2002-11-28 | 2007-04-10 | Nec-Mitsubishi Electric Visual Systems Corporation | Image signal repeater apparatus, image display apparatus with image signal repeater function, and method of controlling same |
| US8536911B1 (en) | 2012-03-19 | 2013-09-17 | Fujitsu Limited | PLL circuit, method of controlling PLL circuit, and digital circuit |
-
1993
- 1993-11-04 JP JP27508293A patent/JP3284702B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118316A (en) * | 1996-05-08 | 2000-09-12 | Fujitsu Limited | Semiconductor integrated circuit including plurality of phase-locked loops |
| US6493408B1 (en) | 1998-11-18 | 2002-12-10 | Nec Corporation | Low-jitter data transmission apparatus |
| US7202865B2 (en) | 2002-11-28 | 2007-04-10 | Nec-Mitsubishi Electric Visual Systems Corporation | Image signal repeater apparatus, image display apparatus with image signal repeater function, and method of controlling same |
| DE10355058B4 (de) * | 2002-11-28 | 2013-07-04 | Nec Display Solutions, Ltd. | Bildsignal-Übertragungsverstärker und Bildanzeigegerät mit Übertragungsverstärkerfunktion |
| US8536911B1 (en) | 2012-03-19 | 2013-09-17 | Fujitsu Limited | PLL circuit, method of controlling PLL circuit, and digital circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3284702B2 (ja) | 2002-05-20 |
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