SU886254A2 - Синтезатор частот - Google Patents
Синтезатор частот Download PDFInfo
- Publication number
- SU886254A2 SU886254A2 SU802873858A SU2873858A SU886254A2 SU 886254 A2 SU886254 A2 SU 886254A2 SU 802873858 A SU802873858 A SU 802873858A SU 2873858 A SU2873858 A SU 2873858A SU 886254 A2 SU886254 A2 SU 886254A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- frequency
- time
- flip
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
Изобретение относитс к синтезато рам частот и может использоватьс в приемо-передающих и радиоизмерител ных устройствах. По основному авт.св. К 799101 известен синтезатор частот, содержащий опорный генератор (ОТ), делитель частоты с фиксированным коэффициен-. том делени (ДФКД), фазовый детектор СФД), первый фильтр нижних частот (ФНЧ), генератор, управл емый напр жением (ГУН) делитель частоты с переменным коэффициентом делени (ДПКД) и логический элемент И-2 И-2Ш1И, включенные в кольцо-фазовой автоподстройки частоты (ФАПЧ}, а также устройство дл автопоиска, включенное параллельно кольцу ФАПЧ и состо щее из последовательно соединенных блока дл выделени разностной частоты, первого Й5 триггера реверсивного счетчика (PCj, цифроаналогового преобразовател (ЦАГр и второго фильтра нижних частот ;(ФНЧ), а также первый, второй, тре;Тий и четвертый логические злемен- ты И-НЕ, второй и третий Я5-триггеры и ЗК-триггер ГО. Однако такой синтезатор частот обладает ограниченньтм быстродействием . Цель изобретени - повышение быстродействи . Указанна цель достигаетс тем, что в синтезатор частот, содержащий опорный генератор, делитель частоты с фиксированным коэффициентом делени , фазовый детектор, первый фильтр нижних частот, генератор, управл емый напр жением, делитель частоты с переменным коэффициентом делени и логический элемент И-2И-2ИЛИ, включенные в кольцо фазовой автоподстройки частоты СФАПЧ , а устройство дл автоприска, вклв че ное параллельно кольцу ФАПЧ и состо щее из последовательно соединенных блока дл выдёлтени разностной частоты.
первого й5-григгера, реверсивного счетчику, цифроаналогового преобразовател и второго фильтра нижних частот, а также первьй, второй, третий и четвертый логические элемеиТы И-НЕ, второй и третий RS -триггеры и JK-триггер, введен также блок управлени сбросом, между инверным выходом четвертого Й5-триггера и i -входом управл кнцего JK-триггера введены последовательно соединенные дополнительньй реверсивный счетчик с переменным коэффициентом пересчета , второй вход которого подключен к первому выходу блока управлени сбросом, и дешифратор, а между четвертым выходом делител частоты с фиксированным коэффициентом делени и тактовым входом дополнительног реверсивного счетчика с переменным коэффициентом пересчета, введен п тый логический элемент И-НЕ, второй вход которого соединен с R-входом третьего RS-триггера, с первым входом блока управлени сбросом и с пр мым выходом управл ющего Л К-триггера . При этом второй и третий входы блока управлени сбросом соединены соответственно с первым и вторым выходами блока дл выделени разностной частоты, второй вход дешиф19атора подключен к инверсному выходу четвертого RS-триггера, а третий - ко второму выходу блока управлени сбросом
На фиг.1 представлена структурна электрическа схема предлагаемого синтезатора частот: на фиг,2 - временные диаграммы, по сн ющие его работу .
Синтезатор частот содержит опорньй генератор 1, делитель 2 частоты с фисированным коэффициентом делени , фазовый детектор 3, первый фильтр 4 НИЖ1ШХ частот, генератор 5,управл емый напр жением, делитель 6 частоты с переменным коэффициентом делени и логический элемент Й-2И-2ИЛИ 7, включенные в кольцо ФАПЧ, устройство дл автопоиска, включенное параллельно кольцу ФАЛЧ и состо щее из последовательно соед 1неннык блока 8 дл вьщелени разностной частоты , первого RS-триггера 9, реверсивного счетчика 10, цифроаналогового преобразовател 11 и второго фильтра 12 нижних частот, а также первый, второй, третий, четвертый и п тый логические элементы И-НЕ 13,14,15, 16 и 17, второй, третий и четвертый
RS-триггеры 18,19 и 20, блок 21 уп равлени сбросом, дополнительны реверсивный счетчик 22, дешифратор. 23 и управл ющий JK-триггер 24,
Устройство работает следующим образом .
При нарушении синхронизма первый же импульс с одного из выходов блока 8,дл выделени разностной частоты поступит на второй или третий вход блока 21 управлени сбросом и заблокирует прохождение через третий или второй вход импульсов с другого выхода блока 8 дп выделени разностной частоты,
Одновременно этот же импульс пройдет через первьй выход блока 21 управлени сбросом на второй вход дополнительного реверсивного счетчика 22 и сбросит его в начальное состо ние . После этого дополнительный реверсивный счетчик 22 тактовыми импульсами, поступакнцими на его тактовый вход через открытый п тый логический элемент И-НЕ 17 с четвертого выхода ДФКД 2, заполн етс до сброса очередным импульсом разностной частоты, который приходит с того же выхода блока 8 дл выделени
J разностной частоты через блок 21 управлени сбросом, Дополнительньй реверсивный счетчик 22 с двум фиксированными значени ми коэффициента пересчета осуществл ет деление входной тактовой частоты либо на больший N 5 (при сложении, либо меньщий }(д (при выдатании) коэффициент пересчета . Причем . При работе дополнительного реверсивного счетчика 22 на сложе1ше на выходе его получаетс двоичное число, пропорциональное интервалу между импульсами разностной частоты (импульсами сброса) ,-Частота тактовых импульсов,йоступаюпщх на второй вход дополнительного реверсивного счетчика 22 У( значительно больше частот импульсов с первого и третьегсР выходов ДФКД 2, Заполнение и сброс дополнитепьного реверсивного счетчика 22 продолжаетс до тех пор, пока система не войдет в зону отсутстви импульсов разностной частоты ({.и i частоты сигналов на входах блока 8 дли выделени разностной частоты
Claims (1)
- на фиг.2«||5, зона равных частот на фиг,28,О и по витс импульс реверса, С поступлением импульса реверса с выхода RS-триггеpa 20 на первый вход дополнительного реверсивного счетчика 22 последний не сбрасываетс , а измен ет направление счета со сложени на вычитание и одновременно уменьшаетс его коэффициент пересчета в 2 раза (с Ng на f). От импульса реверса , RS-триггер 9 опрокинетс в противоположное состо ние и подаст на реверсивный счетчик 10 команду счета в обратном направлении, вследствие чего ЦАП 11 будет выдавать на второй вход ГУН 5 такое управл ющее . напр жение, при котором соотношение частот на входах блока 8 дл выделени разностной частоты будет измен тьс от состо ни перерегулировани к состо нию равенства частот (фиг.25 Поскольку коэффициент пересчета дополнительного реверсивного счетчика 22уменьшилс в два раза, то при том же числе тактовых импульсов, которое раньше поступило на его вход в режиме сложени в интервале от последнего импульса сброса до импуль са реверса (т.е. в интервале зоны равных частот), дополнительный реверсивный счетчик 22 придет в началь ное состо ние в момент,когда система окажетс в середине зоны равных частот. Импульс реверса,поступающий также на первый вход дешифратора 23, разрешает выход сигнала О, который формируетс дешифратором 23 в момент прихода дополнительного реверсивного счетчика 22 в начальное состо ние Логический О с выхода дешифратора 23поступает на Д-вход управл ющего ЭК-триггера 24 и опрокидывает его в состо ние О на пр мом выходе. Этот О, поступа на первый вход блока 21 управлени сбросом, снимает блокировку по второму или третьему его входу и формирует на его втором выходе команду, котора поступает на третий вход дешифратора 23 и запр щает выход сигнала Логический О, Управл ющий ЦК-триггер 24 отключает автопоиск и включает кольцо ФАПЧ в момент, когда система находитс в се редине зоны равных частот. Использование предлагаемого синтезатора частот обеспечивает значи тельный вьшгрыш во времени установлени синхронизма по сравнению с известным. В известном синтезаторе частот уменьшить врем работы кольца ФАШ1 можно было, если бы автопоис останавливалс в зоне равных частот 4С ( точнее в ее середине, но при этом нет никаких данных дл его остановки, так как в этой зоне отсутствуют импульсы разностной частоты. Поэтому система уходит из зоны равных частот в зону перерегулировани , пока не по вл етс импульс реверса. Автопоиск отключаетс и система с помощью ФАПЧ возвращаетс в состо ние синхронизма. При этом получаетс выигрьш во времени установлени синхронизма, так как общее врем вхождени в синхронизм складываетс из двух составл ющих:1о5 ,. ЧАПЧ - врем работы автопоиска; 1(, врем работы ФАПЧ. Поскольку д «fcфдf , то можно C4HTaTb-fc(5jr j A;-fcjj)n4 . Причем можно разделить на две составл ющие ±. J 4t ФАПЧ врем работы кольца ФАПЧ от состо ни перерегулировани до прихода в середину зо1зы равных частот; врем работы кольца ФАПЧ с момента прихода системы в середину зоны равных частот до установлени синхронизма (т.е. подстройка по фазе) . На практике обычно-Ьфд .Тогда в известном синтезатоPe-to{rai ,.K e tiAfl4+ iAn4.,,i н предлагаемом -to6iu, td6r Oтcюдaio5|ц . Таким образом,-в предложенном синтезаторе частот увеличено быстродействие. Формула изобретени Синтезатор.частот по авт.св. № 799101, отличающийс тем, -что, с целью повьшгени быстродействи , в него введен блок управлени сбросом, между инверсным выходом четвертого RS-триггера и R-входом управл ющего ЗК-триггера введены последовательно соединенные дополнительный реверсивный счетчик с переменным коэффициентом пересчета, второй вход которого подключен к первому выходу блока управлени сбросом , и дешифратор, а между четвертым выходом делител частоты с фиксированным коэффициентом делени и тактовым входом дополнительного реверсивного счетчика с переменным коэффициентом пересчета, введен также . п тый логический элемент Й-НЕ., второй вход которого соединен с входом третьего RS-триггера,с пер .вым входом блока управлени сбросом .и с пр №1м выходом управл ющего JKтриггера , при этом второй и третий входы блока управлени сбросом соединены соответственно с первым и вторым выходами блока дл выделени разностной частоты, второй вход дешифратора подключен к инверсному выходу четвертого RS-триггера, а .третий - ко второму выходу блока управлени сбросом.Источники информации, прин тые во внимание при экспертизеI. Авторское свидетельство СССР № 799101, кл. Н 03 В 21/02, 26.11.76.|| I III Г IM I III III.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802873858A SU886254A2 (ru) | 1980-01-14 | 1980-01-14 | Синтезатор частот |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802873858A SU886254A2 (ru) | 1980-01-14 | 1980-01-14 | Синтезатор частот |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU799101 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU886254A2 true SU886254A2 (ru) | 1981-11-30 |
Family
ID=20874032
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802873858A SU886254A2 (ru) | 1980-01-14 | 1980-01-14 | Синтезатор частот |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU886254A2 (ru) |
-
1980
- 1980-01-14 SU SU802873858A patent/SU886254A2/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4068198A (en) | Phase-locked loop frequency shift key modulator | |
US4053739A (en) | Dual modulus programmable counter | |
US4573176A (en) | Fractional frequency divider | |
US4005479A (en) | Phase locked circuits | |
GB1526711A (en) | Clock regenerator circuit arrangement | |
US3872397A (en) | Method and apparatus for decreasing channel spacing in digital frequency synthesizers | |
US3731219A (en) | Phase locked loop | |
CA1216032A (en) | Variable digital frequency generator with value storage | |
SU886254A2 (ru) | Синтезатор частот | |
US5656958A (en) | Frequency synthesizing device | |
JP3284702B2 (ja) | 多段中継方式 | |
US4001726A (en) | High accuracy sweep oscillator system | |
SU1677874A1 (ru) | Устройство тактовой синхронизации | |
SU1042188A1 (ru) | Цифровой синтезатор частот | |
SU1411952A1 (ru) | Умножитель частоты следовани импульсов | |
SU1656680A1 (ru) | Синтезатор частот | |
SU1713102A1 (ru) | Устройство фазовой автоподстройки частоты | |
SU1159173A1 (ru) | Устройство синхронизации | |
SU566386A1 (ru) | Устройство дл передачи сигналов с дельта-модул цией | |
SU1215185A1 (ru) | Устройство синхронизации с фазовой автоподстройкой частоты | |
SU799101A1 (ru) | Синтезатор частот | |
SU1211878A1 (ru) | Управл емый делитель частоты следовани импульсов | |
SU621060A1 (ru) | Устройство фазовой автоподстройки частоты | |
SU1107260A2 (ru) | Цифровой синтезатор частот | |
SU1166052A1 (ru) | Устройство дл синхронизации шкалы времени |