JP3284702B2 - 多段中継方式 - Google Patents
多段中継方式Info
- Publication number
- JP3284702B2 JP3284702B2 JP27508293A JP27508293A JP3284702B2 JP 3284702 B2 JP3284702 B2 JP 3284702B2 JP 27508293 A JP27508293 A JP 27508293A JP 27508293 A JP27508293 A JP 27508293A JP 3284702 B2 JP3284702 B2 JP 3284702B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal
- transmission signal
- terminal
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
信号の多段中継方式に関するものである。
送する場合、図8に示すような再生中継系を用いて多段
中継を行っている。
ル、2は伝送信号の受信部、3は伝送信号再生部、5は
送信部、6は送信側ケーブルである。ここで、伝送信号
再生部3は、伝送信号の送り出しで用いるクロックのN
倍の周波数のクロック(以下、N倍のクロックと記す)
を用いたディジタルPLL(フェーズロックドループ)
31と、Dタイプフリップフロップ(以下、D−FFと
記す)とで構成されている。
された伝送信号は、D−FF32のD(データ)端子に
入力される一方、ディジタルPLL31にも入力されて
受信クロックが抽出される。受信クロックはD−FF3
2のクロック端子(C)に入力されてD端子の入力を保
持し、再生された伝送信号がD−FF32の出力端子
(Q)から得られる。再生された伝送信号は、送信部5
から送信側ケーブル6へ送り出される。
来の技術による多段中継方式では、再生中継系における
追従性とジッタ(パルスの時間的位置の変動)が一義的
にしか決められないという問題点があった。すなわち、
ディジタルPLLで多段中継を行なう場合、送り出しク
ロックはディジタルPLLにより受信クロックとして抽
出されるが、ディジタルPLLの場合、N倍のクロック
を1/(N+1)〜1/N〜1/(N−1)等分周比を
変える事で同期させる為、抽出された受信クロックに
は、図9に示すようにすでに分周比を変える事によるジ
ッタが含まれている。このようなジッタを含んだ送信信
号が伝送路でさらにひずんだ場合、次の再生中継系のデ
ィジタルPLLが十分同期しない可能性を有る。上記に
おいて、Nを大きくすればジッタは少なくなるが、ディ
ジタルPLLの追従性は逆に小さくなってしまう。
されたものであり、その目的は、受信した信号からディ
ジタルPLLを用いて伝送信号を再生し中継する再生中
継系を使用して多段中継を行う多段中継方式において、
追従性が良くジッタが少ない再生中継を可能として多段
中継を容易にすることにある。
め、本発明の多段中継方式においては、伝送信号の受信
部と、該受信部の出力側に接続され該伝送信号の送り出
しに用いるクロックのN倍のクロック動作を用いたディ
ジタルフェーズロックドループにより該伝送信号の再生
を行う第1の信号再生手段と、該第1の信号再生手段に
接続されN<Mとして該伝送信号の送り出しに用いるク
ロックのM倍のクロック動作を用いたディジタルフェー
ズロックドループにより該伝送信号の再生を行う第2の
信号再生手段と、該第2の信号再生手段で再生された伝
送信号を送信する送信部と、を有する再生中継系を用い
ることを特徴としている。
て、受信部と送信部の間に第1、第2の信号再生手段を
縦属に接続してディジタルPLLを2重にかける。この
場合、各ディジタルPLLで用いるN倍のクロック動作
とM倍のクロック動作におけるM,Nが小さいほど追従
性が大きく、M,Nが大きいほどジッタが少なくなる。
そこで、N<MとしてM,Nの値を選択することで、追
従性とジッタを別々に制御可能とし、広い追従性と送信
出力の低ジッタ化を可能とする。
細に説明する。
ブロック図である。図において、1は受信側ケーブル、
2は伝送信号の受信部、3は第1の伝送信号再生部、4
は第2の伝送信号再生部、5は送信部、6は送信側ケー
ブルである。ここで、第1の伝送信号再生部3は、伝送
信号の送り出しで用いるクロックのN倍の周波数のクロ
ック(以下、N倍のクロックと記す)を用いたディジタ
ルPLL(フェーズロックド ループ)31と、D−F
F(Dタイプフリップフロップ)32とで構成され、第
2の伝送信号再生部4は送り出しクロックのM倍の周波
数のクロック(以下、M倍のクロックと記す)を用いた
ディジタルPLL41とD−FF42とで構成されてい
る。
1から伝送信号を受信し、ディジタルPLL31とD−
FF32のD(データ)端子に送出する。ディジタルP
LL31は入力された受信信号から受信クロックを抽出
してD−FF32のC(クロック)端子に送出する。D
−FF32は抽出された受信クロックで伝送信号を保持
し、信号再生を行う。再生された伝送信号は、D−FF
32のQ(出力)端子で得られ、第2の信号再生部4の
PLL41とD−FF42のD端子に送出される。以
下、同様にしてD−FF42で信号再生が行われ、再生
された伝送信号がD−FF42のQ端子に出力される。
この出力は送信部5を介して送信側ケーブル6へ送り出
される。
2つの信号再生部3,4を縦属に接続してディジタルP
LLを2重にかけて伝送信号の再生を行う。このとき、
各ディジタルPLLで用いるクロックの倍数M,NをN
<Mとする。この場合、ディジタルPLLの追従性は
M,Nが小さいほど大きく、M,Nが大きいほど抽出ク
ロックのジッタは少ない。よって、この場合広い追従性
と出力の低ジッタ化がM,Nの値を選択することで可能
となる。
な構成例を示す。図2はその全体構成を示す回路図であ
る。図において、31,41は第1,第2の伝送信号再
生部それぞれのディジタルPLL、32,42は同じく
それぞれの信号保持用のD−FFであり、図1に示した
同符号の構成要素に対応するものである。ただし、本構
成例では、ディジタルPLL31,41に分周機能を持
たせることにより、回路内部においてN倍およびM倍の
クロック動作を行っている。
分周プログラマブルカウンタ311、D−FF312,
313,314、インバータ315、アンドゲート31
6から成る。一方、ディジタルPLL41は、m(=1
/M)分周プログラマブルカウンタ411、D−FF4
12,413,414、インバータ415、アンドゲー
ト416から成る。一方のプログラマブルカウンタ31
1のクロック端子にはシステムクロックSYSCLKが
入力されるとともに、他方のプログラマブルカウンタ4
11のクロック端子にはシステムクロックSYSCL
K′が入力される。ここで、SYSCLKは伝送信号の
送り出しに用いるクロックのN倍のクロックであり、S
YSCLK′は伝送信号の送り出しに用いるクロックの
M倍のクロックである。また、UP(アップ)端子には
D−FF312,412のQ端子出力(位相比較信号)
が接続され、DATA(データ)端子には、アンドゲー
ト316,416の出力(受信信号RXDの立ち上がり
検出信号)が接続される。これらのUP端子、DATA
端子の入力値によって分周比が遷移し、ディジタルPL
Lが追従動作する。このアンドゲート316,416の
入力の一方には、D−FF313,413のQ端子出力
とD−FF314,414のQ(Qバー)端子出力(負
論理出力または反転出力)が接続される。D−FF31
3,314のクロック端子にはn分周プログラマブルカ
ウンタ311の出力(受信クロック)RXCLKnが接
続され、D−FF312のクロック端子には受信クロッ
クRXCLKnをインバータ315で反転した信号が接
続される。一方、D−FF413,414のクロック端
子にはm分周プログラマブルカウンタ411の出力(受
信クロック)RXCLKmが接続され、D−FF412
のクロック端子には受信クロックRXCLKmをインバ
ータ415で反転した信号が接続される。D−FF31
3,314とアンドゲート316から成る回路、およ
び、D−FF413,414とアンドゲート416から
成る回路は、入力信号の立ち上がり検出回路となってい
る。
312,313およびD−FF32のD端子へ接続さ
れ、D−FF32のQ端子出力がD−FF412,41
3およびD−FF42のD端子へ接続される。また、D
−FF32のクロック端子にはディジタルPLL31の
受信クロックRXCLKnが、D−FF42のクロック
端子にはディジタルPLL41の受信クロックRXCL
Kmがそれぞれ接続される。
ルカウンタの回路の構成例を示す。本例は、1/4分周
プログラマブルカウンタとし、分周比が1/3〜1/5
の範囲で可変する場合を例としている。本例のプログラ
マブルカウンタは、4つのD−FF(QRXCLK,Q
0,Q1,Q2)と、8つの否定入力端子付のアンドゲ
ート(A1〜A8)と、3つのオアゲート(O1〜O
3)から成る。各アンドゲートの入力にはUP端子、D
ATA端子、各D−FFの出力が、選択的に接続され、
その出力が直接(D−FF Q2の場合)もしくはオア
ゲートO1〜O3を介してD−FFのD端子に入力され
ている。各D−FFのクロック端子にはシステムクロッ
ックSYSCLKが入力されており、UP,DATA端
子の入力値に従って可変の分周動作を行い、D−FF
QRXCLKから受信クロックRXCLKを出力する。
御フローを示す。図中、S0,S1〜S4はステートを
表わす。ステートS0,S1では制御入力DATA,U
Pの値には無関係にカウントが進む。ステートS2,S
3,S4では制御入力DATA,UPの値に従ってステ
ートS0に戻り、次のように分周比が選択される。
ンのための遷移表を図5に示す。この遷移表では各入力
の状態に対応する出力が示されており、これを実現した
回路が図3となる。
グラマブルカウンタの例を示したが、図6にn(=1/
N)分周のプログラマブルカウンタを構成する場合の制
御フローを示す。考え方は図4の場合と同様であり、ス
テートS0,S1において制御入力DATA,UPの値
に無関係にカウントを進め、ステートSN-2においてD
ATA=1,UP=1の条件のときステートS0に戻す
ことにより1/(N−1)分周とし、ステートSN-1に
おいてUPの値に無関係にDATA=0の条件のときス
テートS0に戻すことにより1/N分周とし、ステート
SNにおいてDATA=1,UP=0の条件でステート
S0に戻すことにより1/(N+1)分周とする。
的な実施例の動作および作用を述べる。
したようなプログラマブルカウンタを図2のディジタル
PLL31に用いたと仮定して説明する。図7は、この
場合のPLLの動作を示すタイムチャートである。この
ディジタルPLLでは、受信信号RXDの立ち上がりを
検出してDATA信号とし、合わせて受信クロックRX
CLKの反転クロックで受信信号RXDをサンプリング
する事で位相差比較信号であるUP信号を作り出してい
る。図7のタイムチャートでは、受信クロックRXCL
Kが180°遅れている状態から同期が合い、次に受信
クロックRXCLKが進みすぎた場合の動作を示してい
る。受信クロックRXCLKが遅れている場合には、図
3のプログラマブルカウンタは分周比1/3と1/4を
交互に選択し、ステートS0〜S2またはS0〜S3で
動作し、最終的に受信クロックRXCLKの立ち上がり
が受信信号RXDの中央に来るように制御される。こう
して同期された後は概ね分周比1/4で安定する。次
に、受信クロックが進み過ぎると、分周比1/5(ステ
ートS0〜S4で動作)が選択され、同様に同期するよ
うに制御される。
タを用いたディジタルPLLの場合、受信信号(RX
D)に対し何倍のクロックを使用するかで追従性と精度
が決まる。図3の例を用いた場合では1/4分周(N=
4)のディジタルPLLであるため、追従は早いが受信
クロックRXCLKは粗くなり、ジッタが大きくなる。
クロックの倍数Nの値がこれより大きくなるほど追従は
遅くなるが、ジッタは小さくなる。
したように、受信信号RXDをまずn(=1/N)分周
ディジタルPLL31に入力し、受信クロックRXCL
Knを作る。この受信クロックRXCLKnによって受
信データRXDはD−FF32に入力される。次に、D
−FF32の出力をm分周ディジタルPLL41に入力
し抽出クロックRXCLKmを作りD−FF42に入力
する。このD−FF42によって、D−FF32で保持
した伝送信号を再生し、送信部5から送信側ケーブル6
へ送り出す。以上により本実施例では、信号再生におい
て2段のディジタルPLLを通した事になり、この構成
でNとMの値をN<Mの関係で選択する事で、追従性と
受信クロックの精度の両立をはかる事が可能となる。
多段中継方式によれば、従来のPLLでは、追従性とク
ロックのジッタは一義的にしか決められなかったが、本
方式を用いる事で追従性と抽出クロックのジッタを別々
に制御することが可能となり、多段中継が容易となる。
ラマブルカウンタの構成例を示す回路図
を示した図
合の制御フロー図
説明するタイムチャート図
継系の構成図
Claims (1)
- 【請求項1】 伝送信号の受信部と、該受信部の出力側
に接続され該伝送信号の送り出しに用いるクロックのN
倍のクロック動作を用いたディジタルフェーズロックド
ループにより該伝送信号の再生を行う第1の信号再生手
段と、該第1の信号再生手段に接続されN<Mとして該
伝送信号の送り出しに用いるクロックのM倍のクロック
動作を用いたディジタルフェーズロックドループにより
該伝送信号の再生を行う第2の信号再生手段と、該第2
の信号再生手段で再生された伝送信号を送信する送信部
と、を有する再生中継系を用いることを特徴とする多段
中継方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27508293A JP3284702B2 (ja) | 1993-11-04 | 1993-11-04 | 多段中継方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27508293A JP3284702B2 (ja) | 1993-11-04 | 1993-11-04 | 多段中継方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07131492A JPH07131492A (ja) | 1995-05-19 |
JP3284702B2 true JP3284702B2 (ja) | 2002-05-20 |
Family
ID=17550566
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27508293A Expired - Lifetime JP3284702B2 (ja) | 1993-11-04 | 1993-11-04 | 多段中継方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3284702B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3291198B2 (ja) * | 1996-05-08 | 2002-06-10 | 富士通株式会社 | 半導体集積回路 |
JP3085293B2 (ja) | 1998-11-18 | 2000-09-04 | 日本電気株式会社 | データ伝送装置 |
JP3704121B2 (ja) * | 2002-11-28 | 2005-10-05 | Necディスプレイソリューションズ株式会社 | 画像信号中継装置、画像信号中継機能つき画像表示装置およびそれら装置の制御方法 |
JP5783098B2 (ja) | 2012-03-19 | 2015-09-24 | 富士通株式会社 | Pll回路、pll回路の制御方法、及びデジタル回路 |
-
1993
- 1993-11-04 JP JP27508293A patent/JP3284702B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07131492A (ja) | 1995-05-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3189774B2 (ja) | ビット同期回路 | |
US5142555A (en) | Phase detector | |
US6782067B2 (en) | Asynchronous data reception circuit of a serial data stream | |
US6701445B1 (en) | Frequency control system that stabilizes an output through both a counter and voltage-controlled oscillator via sampling a generated clock into four states | |
JPH04227122A (ja) | ディジタルクロック変換回路 | |
JP2001519106A (ja) | ランダム二進信号からの高速クロック再生用位相検波器 | |
US5764709A (en) | Jitter attenuator | |
JPH0646044A (ja) | 自己クロック信号用同期デコーダ | |
JPH0787448B2 (ja) | デジタルデータの再生・直並列化回路 | |
JP3284702B2 (ja) | 多段中継方式 | |
US4686482A (en) | Clock signal arrangement for regenerating a clock signal | |
US4752942A (en) | Method and circuitry for extracting clock signal from received biphase modulated signal | |
US5617454A (en) | Transmission system | |
US6934347B2 (en) | Method for recovering a clock signal in a telecommunications system and circuit thereof | |
US4489421A (en) | Digital message transmission system employing pulse stuffing and having two plesiochronic sampling clocks | |
CA2190222C (en) | A microwave multiphase detector | |
CN1711691B (zh) | 具有均衡自动调节相位线路的锁相环 | |
JPH0142537B2 (ja) | ||
US5937021A (en) | Digital phase-locked loop for clock recovery | |
JP2655634B2 (ja) | ディジタルpll回路 | |
JPH0759052A (ja) | 自動周波数追従装置 | |
JPH071869Y2 (ja) | デジタル通信装置のクロツク信号切替回路付受信クロツク信号再生回路 | |
US5095289A (en) | Adjustable crystal controlled oscillator | |
JPS61214842A (ja) | 文字多重放送におけるデ−タサンプリング変換回路 | |
EP1611674A1 (en) | Linear phase detector with multiplexed latches |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080308 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090308 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090308 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100308 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110308 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110308 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120308 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130308 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140308 Year of fee payment: 12 |
|
EXPY | Cancellation because of completion of term |