JP3085293B2 - データ伝送装置 - Google Patents
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- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
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- H03L2207/10—Indirect frequency synthesis using a frequency multiplier in the phase-locked loop or in the reference signal path
Description
【０００１】
【産業上の利用分野】本発明はデータ伝送装置に関し、
特に受信したＡＴＭセルのクロックに同期したクロック
によってＡＴＭセルの送信を行う場合のデータ伝送装置
に関するものである。
特に受信したＡＴＭセルのクロックに同期したクロック
によってＡＴＭセルの送信を行う場合のデータ伝送装置
に関するものである。
【０００２】
【従来の技術】図３は、従来のこのような伝送装置の一
例を示すブロック図である。図３において、回線１４か
らはＡＴＭセルをペイロードに含む光信号ＳＴＭ−Ｎ
（Synchronous Transport Module-N）の光信号が入力さ
れる。Ｏ／Ｅ変換部１は回線１４から入力した光信号を
電気信号に変換し、この電気信号から受信側データ信号
３と受信側クロック信号４を抽出し、受信側終端部２に
出力する。受信側終端部２では受信側データ信号３と受
信側クロック信号４とから受信側セルデータ信号５を生
成する。受信側クロック信号４はクロック生成部３１で
周波数が分周され、逓倍クロック生成部３２で周波数が
逓倍されて、ディジタルＰＬＬ３４の基準周波数信号３
３として供給される。
例を示すブロック図である。図３において、回線１４か
らはＡＴＭセルをペイロードに含む光信号ＳＴＭ−Ｎ
（Synchronous Transport Module-N）の光信号が入力さ
れる。Ｏ／Ｅ変換部１は回線１４から入力した光信号を
電気信号に変換し、この電気信号から受信側データ信号
３と受信側クロック信号４を抽出し、受信側終端部２に
出力する。受信側終端部２では受信側データ信号３と受
信側クロック信号４とから受信側セルデータ信号５を生
成する。受信側クロック信号４はクロック生成部３１で
周波数が分周され、逓倍クロック生成部３２で周波数が
逓倍されて、ディジタルＰＬＬ３４の基準周波数信号３
３として供給される。
【０００３】図４は、図３のディジタルＰＬＬ３４の内
部接続の一例を示すブロック図であって、図４において
図３と同一符号は同一部分を示し、符号８００はクロッ
ク発振源、８０１は可制御分周器（すなわち、プログラ
マブルカウンタ）、８０２は位相比較器、８０４は分周
器である。受信側クロック信号４の周波数をＦとし、周
波数Ｆの受信側クロック信号４がクロック生成部３１、
逓倍クロック生成部３２を経て周波数Ｆ／Ｍのクロック
信号３３となる。但しＭ＝Ａ／Ｂの形で表され、Ａ及び
Ｂは整数であり、Ｍが整数となるようなＡ，Ｂを選ぶこ
ともできる。
部接続の一例を示すブロック図であって、図４において
図３と同一符号は同一部分を示し、符号８００はクロッ
ク発振源、８０１は可制御分周器（すなわち、プログラ
マブルカウンタ）、８０２は位相比較器、８０４は分周
器である。受信側クロック信号４の周波数をＦとし、周
波数Ｆの受信側クロック信号４がクロック生成部３１、
逓倍クロック生成部３２を経て周波数Ｆ／Ｍのクロック
信号３３となる。但しＭ＝Ａ／Ｂの形で表され、Ａ及び
Ｂは整数であり、Ｍが整数となるようなＡ，Ｂを選ぶこ
ともできる。
【０００４】図４に示す例では説明を簡単にするためＭ
が整数になる場合を示している。クロック発振源８００
の発振周波数ｆはｆ≒ｎＦに選ぶ。ｎは整数である。ク
ロック発振源８００の発振周波数精度に制限があり、か
つ受信クロック周波数Ｆの周波数変動もあるので正確に
はｆ＝ｎＦにならない。ただ、ｎｆ／（ｎ−１）＞Ｆ＞
ｎｆ／（ｎ＋１）の範囲にあるという周波数精度は保た
れている。可制御分周器８０１の分周比が１／ｎに制御
されていると可制御分周器８０１の出力クロック信号３
５の周波数はｆ／ｎ≒Ｆとなり、分周器８０４の出力周
波数は、ほぼＦ／Ｍとなる。
が整数になる場合を示している。クロック発振源８００
の発振周波数ｆはｆ≒ｎＦに選ぶ。ｎは整数である。ク
ロック発振源８００の発振周波数精度に制限があり、か
つ受信クロック周波数Ｆの周波数変動もあるので正確に
はｆ＝ｎＦにならない。ただ、ｎｆ／（ｎ−１）＞Ｆ＞
ｎｆ／（ｎ＋１）の範囲にあるという周波数精度は保た
れている。可制御分周器８０１の分周比が１／ｎに制御
されていると可制御分周器８０１の出力クロック信号３
５の周波数はｆ／ｎ≒Ｆとなり、分周器８０４の出力周
波数は、ほぼＦ／Ｍとなる。
【０００５】この位相が基準周波数信号３３（周波数Ｆ
／Ｍ）の位相と位相比較器８０２で位相比較される。分
周器８０４の出力位相が基準周波数信号３３の位相より
遅れていると、位相比較器８０２はＵｐの信号を出力す
る。可制御分周器８０１はＵｐ信号で制御されると分周
比が１／（ｎ−１）となり、周波数が上昇するので位相
が進む。
／Ｍ）の位相と位相比較器８０２で位相比較される。分
周器８０４の出力位相が基準周波数信号３３の位相より
遅れていると、位相比較器８０２はＵｐの信号を出力す
る。可制御分周器８０１はＵｐ信号で制御されると分周
比が１／（ｎ−１）となり、周波数が上昇するので位相
が進む。
【０００６】分周器８０４の出力位相が基準周波数信号
３３の位相より進んでいると、位相比較器８０２はＤｏ
ｗｎの信号を出力する。可制御分周器８０１はＤｏｗｎ
信号で制御されると分周比が１／（ｎ＋１）となり、周
波数が低下するので位相が遅れ、分周器８０４の出力ク
ロック信号の位相は逓倍クロック生成部３２の出力クロ
ック信号３３の位相と一致する。従って、ディジタルＰ
ＬＬ３４の出力である送信側クロック信号３５の位相は
常に受信側クロック信号４の位相に同期が保たれる。
３３の位相より進んでいると、位相比較器８０２はＤｏ
ｗｎの信号を出力する。可制御分周器８０１はＤｏｗｎ
信号で制御されると分周比が１／（ｎ＋１）となり、周
波数が低下するので位相が遅れ、分周器８０４の出力ク
ロック信号の位相は逓倍クロック生成部３２の出力クロ
ック信号３３の位相と一致する。従って、ディジタルＰ
ＬＬ３４の出力である送信側クロック信号３５の位相は
常に受信側クロック信号４の位相に同期が保たれる。
【０００７】Ｍ＝Ａ／Ｂが整数でない場合は分周器８０
４の代わりにＢ倍に周波数を逓倍する周波数逓倍器と、
１／Ａに周波数を分周する分周器の縦続回路をおけばよ
い。送信側生成部１０では、送信側セルデータ信号１３
から送信側クロック信号３５を用いて送信側データ信号
１１を作成し、送信側クロック信号１２と共にＥ／Ｏ変
換部９で光信号に変換し回線１５に送出する。
４の代わりにＢ倍に周波数を逓倍する周波数逓倍器と、
１／Ａに周波数を分周する分周器の縦続回路をおけばよ
い。送信側生成部１０では、送信側セルデータ信号１３
から送信側クロック信号３５を用いて送信側データ信号
１１を作成し、送信側クロック信号１２と共にＥ／Ｏ変
換部９で光信号に変換し回線１５に送出する。
【０００８】
【発明が解決しようとする課題】従来のデータ伝送装置
は以上説明したように構成されており、ディジタルＰＬ
Ｌ３４を用いているので、送信側データ信号１１にジッ
タ（jitter）が入るという問題がある。図４から明らか
なように、クロック発振源８００の出力周波数はｆに保
たれ、時間的変化があるとしてもその変化は連続的な性
質のものであるが、これが可制御分周器８０１によって
分周されて出力する送信側クロック信号３５の周波数
は、ｆ／（ｎ−１），ｆ／ｎ，ｆ／（ｎ＋１）の何れか
が切り替えて選択されるので、その切り替え時点におけ
る周波数の不連続が送信側データ信号のジッタとして表
れる。そしてジッタ量が許容範囲を越すと、データ伝送
に誤動作が発生する。
は以上説明したように構成されており、ディジタルＰＬ
Ｌ３４を用いているので、送信側データ信号１１にジッ
タ（jitter）が入るという問題がある。図４から明らか
なように、クロック発振源８００の出力周波数はｆに保
たれ、時間的変化があるとしてもその変化は連続的な性
質のものであるが、これが可制御分周器８０１によって
分周されて出力する送信側クロック信号３５の周波数
は、ｆ／（ｎ−１），ｆ／ｎ，ｆ／（ｎ＋１）の何れか
が切り替えて選択されるので、その切り替え時点におけ
る周波数の不連続が送信側データ信号のジッタとして表
れる。そしてジッタ量が許容範囲を越すと、データ伝送
に誤動作が発生する。
【０００９】本発明はかかる問題点を解決するためにな
されたものであり、簡単な回路により送信側データ信号
１１のジッタ量を許容範囲内に収めて、データ伝送にお
ける誤動作を防止したデータ伝送装置を提供することを
目的としている。
されたものであり、簡単な回路により送信側データ信号
１１のジッタ量を許容範囲内に収めて、データ伝送にお
ける誤動作を防止したデータ伝送装置を提供することを
目的としている。
【００１０】ところで、ディジタルＰＬＬにおけるジッ
タを抑制する装置は従来色々提案されている。クロック
発振源８００の発振周波数ｆを大きくし、従って分周比
ｎを大きくすれば、ｆ／（ｎ−１），ｆ／ｎ，ｆ／（ｎ
＋１）の間の周波数差は小さくなり、ジッタ量は減少す
るが、これでは、ｎｆ／（ｎ−１）＞Ｆ＞ｎｆ／（ｎ＋
１）という周波数精度の要求を満足することが困難にな
る。
タを抑制する装置は従来色々提案されている。クロック
発振源８００の発振周波数ｆを大きくし、従って分周比
ｎを大きくすれば、ｆ／（ｎ−１），ｆ／ｎ，ｆ／（ｎ
＋１）の間の周波数差は小さくなり、ジッタ量は減少す
るが、これでは、ｎｆ／（ｎ−１）＞Ｆ＞ｎｆ／（ｎ＋
１）という周波数精度の要求を満足することが困難にな
る。
【００１１】特開平２−１６６９１９号公報に開示され
た「ディジタルＰＬＬ方式」と題する発明では、可制御
分周器８０１を複数個設け、一方、クロック発振源８０
０の出力周波数ｆを移相して互いに異なる位相の周波数
ｆのクロック信号を複数個生成し、この複数個のクロッ
ク信号の各クロック信号を複数個の可制御分周器の各対
応する分周器で分周して、それぞれ位相の異なるクロッ
ク信号を発生し、位相比較器８０２の出力によって、そ
れぞれ位相の異なるクロック信号の何れか一つを順次選
択するようにしている。
た「ディジタルＰＬＬ方式」と題する発明では、可制御
分周器８０１を複数個設け、一方、クロック発振源８０
０の出力周波数ｆを移相して互いに異なる位相の周波数
ｆのクロック信号を複数個生成し、この複数個のクロッ
ク信号の各クロック信号を複数個の可制御分周器の各対
応する分周器で分周して、それぞれ位相の異なるクロッ
ク信号を発生し、位相比較器８０２の出力によって、そ
れぞれ位相の異なるクロック信号の何れか一つを順次選
択するようにしている。
【００１２】また、ジッタ量を抑制するためにｆとｎを
大きくすれば、位相比較器８０２において検出された位
相差が大きい場合、この位相差を０にするまでの時間
（プルインに要する時間）が長くなるという問題があ
る。この問題を解決するための提案として特開平７−１
３１４９２号公報に開示された「多重中継方式」と題す
る発明では、ディジタルＰＬＬを２段設け、第１段のデ
ィジタルＰＬＬではクロック発振源の発振周波数を低く
してプルインの時間を短縮し、第２段のディジタルＰＬ
Ｌではクロック発振源の発振周波数を高くしてジッタ量
を抑制している。
大きくすれば、位相比較器８０２において検出された位
相差が大きい場合、この位相差を０にするまでの時間
（プルインに要する時間）が長くなるという問題があ
る。この問題を解決するための提案として特開平７−１
３１４９２号公報に開示された「多重中継方式」と題す
る発明では、ディジタルＰＬＬを２段設け、第１段のデ
ィジタルＰＬＬではクロック発振源の発振周波数を低く
してプルインの時間を短縮し、第２段のディジタルＰＬ
Ｌではクロック発振源の発振周波数を高くしてジッタ量
を抑制している。
【００１３】更に、特開平７−３２６９６３号公報に開
示された「ディジタルＰＬＬ回路」と題する発明では、
位相比較器の出力の極性とその絶対値に応じて、可制御
分周器が周波数ｆ／（ｎ−１）を出力している時間と周
波数ｆ／ｎを出力している時間との比、又は周波数ｆ／
（ｎ＋１）を出力している時間と周波数ｆ／ｎを出力し
ている時間との比を変化してプルインの時間を短縮し、
且つジッタ量を抑制するように制御している。
示された「ディジタルＰＬＬ回路」と題する発明では、
位相比較器の出力の極性とその絶対値に応じて、可制御
分周器が周波数ｆ／（ｎ−１）を出力している時間と周
波数ｆ／ｎを出力している時間との比、又は周波数ｆ／
（ｎ＋１）を出力している時間と周波数ｆ／ｎを出力し
ている時間との比を変化してプルインの時間を短縮し、
且つジッタ量を抑制するように制御している。
【００１４】然しながら、従来開示されているこれらの
発明を通じて、実際に発生したジッタ量を検出して対策
を講ずるという技術的思想は開示されていない。伝送信
号のジッタ量は出来るだけ小さいことが望ましいが、ジ
ッタ量が許容範囲内であればデータ伝送に支障はないの
で、ジッタ検出信号生成部を設け、ジッタ量が許容範囲
内にあれば、面倒な対策は講じないことにした方が総合
的には得策である。また、従来開示されているこれらの
発明を通じて、ジッタ量が許容範囲を超えたとき、どの
ような対策を講ずるかということも何ら考慮されていな
い。従って、従来のこれらの発明では、ジッタ量が決し
て許容範囲を超えないと推量される位の厳重なジッタ抑
制策を提案していることになる。このような厳重なジッ
タ抑制回路は回路構成が複雑になり、総合的には不経済
になるという問題がある。
発明を通じて、実際に発生したジッタ量を検出して対策
を講ずるという技術的思想は開示されていない。伝送信
号のジッタ量は出来るだけ小さいことが望ましいが、ジ
ッタ量が許容範囲内であればデータ伝送に支障はないの
で、ジッタ検出信号生成部を設け、ジッタ量が許容範囲
内にあれば、面倒な対策は講じないことにした方が総合
的には得策である。また、従来開示されているこれらの
発明を通じて、ジッタ量が許容範囲を超えたとき、どの
ような対策を講ずるかということも何ら考慮されていな
い。従って、従来のこれらの発明では、ジッタ量が決し
て許容範囲を超えないと推量される位の厳重なジッタ抑
制策を提案していることになる。このような厳重なジッ
タ抑制回路は回路構成が複雑になり、総合的には不経済
になるという問題がある。
【００１５】
【課題を解決するための手段】本発明では従来開示され
ているこれらの発明における問題点を除くため、ジッタ
検出信号生成部を設け、且つディジタルＰＬＬにおいて
位相比較を行う周波数を数種類に切り替える切り替え回
路を設け、実際に発生しているジッタ量を常時検出し、
検出したジッタ量が許容範囲内にあるときは、そのまま
データ伝送を続け、検出したジッタ量が許容範囲を超え
たときに、ディジタルＰＬＬにおいて位相比較を行う周
波数を切り替えて、切り替え後のジッタ量が許容範囲内
であればその状態においてデータ伝送を行い、切り替え
後もジッタ量が許容範囲を超えれば、更に次の周波数
（位相比較を行う周波数）に切り替えることにした。
ているこれらの発明における問題点を除くため、ジッタ
検出信号生成部を設け、且つディジタルＰＬＬにおいて
位相比較を行う周波数を数種類に切り替える切り替え回
路を設け、実際に発生しているジッタ量を常時検出し、
検出したジッタ量が許容範囲内にあるときは、そのまま
データ伝送を続け、検出したジッタ量が許容範囲を超え
たときに、ディジタルＰＬＬにおいて位相比較を行う周
波数を切り替えて、切り替え後のジッタ量が許容範囲内
であればその状態においてデータ伝送を行い、切り替え
後もジッタ量が許容範囲を超えれば、更に次の周波数
（位相比較を行う周波数）に切り替えることにした。
【００１６】すなわち、本発明のデータ伝送装置は、Ａ
ＴＭセルをペイロードに含むＳＴＭ−Ｎ（Synchronous
Transport Module-N光信号）を入力して受信側クロック
信号を抽出し、この受信側クロック信号を分周する分周
クロック生成部と、この分周クロック生成部の出力のク
ロックを周波数逓倍する逓倍クロック生成部を備え、こ
の逓倍クロック生成部の出力クロックを基準周波数信号
とするディジタルＰＬＬ（Phase Lock Loop ）の出力ク
ロックに同期して送信側データ信号と送信側クロック信
号とを生成する送信側生成部を備えたデータ伝送装置で
あって、逓倍クロック生成部の周波数逓倍比を変化する
手段、この周波数逓倍比の変化に対応してディジタルＰ
ＬＬ内の可変分周器の分周比を変化する手段、変化する
周波数逓倍比の各周波数逓倍比において送信側クロック
信号と受信側クロック信号との間のジッタを検出するジ
ッタ検出信号生成部、このジッタ検出信号生成部の出力
信号をジッタ検出しきい値設定部に設定されたしきい値
に対し比較する比較器、この比較器の出力が、ジッタ検
出部で検出されたジッタ量が許容範囲内にあることを示
す逓倍クロック生成部の出力クロックを、ディジタルＰ
ＬＬの基準周波数信号に設定するクロック選択部を備え
て構成される。
ＴＭセルをペイロードに含むＳＴＭ−Ｎ（Synchronous
Transport Module-N光信号）を入力して受信側クロック
信号を抽出し、この受信側クロック信号を分周する分周
クロック生成部と、この分周クロック生成部の出力のク
ロックを周波数逓倍する逓倍クロック生成部を備え、こ
の逓倍クロック生成部の出力クロックを基準周波数信号
とするディジタルＰＬＬ（Phase Lock Loop ）の出力ク
ロックに同期して送信側データ信号と送信側クロック信
号とを生成する送信側生成部を備えたデータ伝送装置で
あって、逓倍クロック生成部の周波数逓倍比を変化する
手段、この周波数逓倍比の変化に対応してディジタルＰ
ＬＬ内の可変分周器の分周比を変化する手段、変化する
周波数逓倍比の各周波数逓倍比において送信側クロック
信号と受信側クロック信号との間のジッタを検出するジ
ッタ検出信号生成部、このジッタ検出信号生成部の出力
信号をジッタ検出しきい値設定部に設定されたしきい値
に対し比較する比較器、この比較器の出力が、ジッタ検
出部で検出されたジッタ量が許容範囲内にあることを示
す逓倍クロック生成部の出力クロックを、ディジタルＰ
ＬＬの基準周波数信号に設定するクロック選択部を備え
て構成される。
【００１７】また、前記ジッタ検出信号生成部は検出し
たジッタ量を表示するジッタ量表示部を備えたことを特
徴とする。また、前記ジッタ検出信号生成部は検出した
ジッタ量を前記逓倍クロック生成部の周波数逓倍比に対
応して記憶するジッタ量記憶部を備えたことを特徴とす
る。また前記クロック選択部は、前記ジッタ量記憶部に
記憶されるデータによって前記ディジタルＰＬＬの基準
周波数として設定すべきクロック信号の周波数を選択す
ることを特徴とする。また、前記分周クロック生成部は
受信側クロック信号の周波数を１／２４に分周し、前記
逓倍クロック生成部の周波数逓倍比は２、３、４に変化
し、これに対応し、前記ディジタルＰＬＬ内の可変分周
器の分周比を１／１２、１／８、１／６と変化すること
を特徴とする。さらに、前記逓倍クロック生成部の逓倍
比を変化する動作、前記ディジタルＰＬＬ内の可変分周
器の分周比を変化する動作、前記クロック選択部の動作
は、プログラム制御されるプロセッサにより制御される
ことを特徴とする。
たジッタ量を表示するジッタ量表示部を備えたことを特
徴とする。また、前記ジッタ検出信号生成部は検出した
ジッタ量を前記逓倍クロック生成部の周波数逓倍比に対
応して記憶するジッタ量記憶部を備えたことを特徴とす
る。また前記クロック選択部は、前記ジッタ量記憶部に
記憶されるデータによって前記ディジタルＰＬＬの基準
周波数として設定すべきクロック信号の周波数を選択す
ることを特徴とする。また、前記分周クロック生成部は
受信側クロック信号の周波数を１／２４に分周し、前記
逓倍クロック生成部の周波数逓倍比は２、３、４に変化
し、これに対応し、前記ディジタルＰＬＬ内の可変分周
器の分周比を１／１２、１／８、１／６と変化すること
を特徴とする。さらに、前記逓倍クロック生成部の逓倍
比を変化する動作、前記ディジタルＰＬＬ内の可変分周
器の分周比を変化する動作、前記クロック選択部の動作
は、プログラム制御されるプロセッサにより制御される
ことを特徴とする。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明の一実施形態を示す
ブロック図である。図１において、図３と同一符号は同
一部分を示し同様に動作するので重複した説明は省略す
る。図１において、符号６は１／２４分周クロック生成
部で、図３のクロック生成部３１に対応する部分であ
る。符号７は逓倍クロック生成部で、図３の逓倍クロッ
ク生成部３２に対応する部分であるが、逓倍クロック生
成部３２の逓倍比は固定しているのに対し、逓倍クロッ
ク生成部７の逓倍比は予め定められた複数種類の逓倍比
の中から任意の逓倍比が選択できるように構成されてい
る。
を参照して説明する。図１は本発明の一実施形態を示す
ブロック図である。図１において、図３と同一符号は同
一部分を示し同様に動作するので重複した説明は省略す
る。図１において、符号６は１／２４分周クロック生成
部で、図３のクロック生成部３１に対応する部分であ
る。符号７は逓倍クロック生成部で、図３の逓倍クロッ
ク生成部３２に対応する部分であるが、逓倍クロック生
成部３２の逓倍比は固定しているのに対し、逓倍クロッ
ク生成部７の逓倍比は予め定められた複数種類の逓倍比
の中から任意の逓倍比が選択できるように構成されてい
る。
【００１９】符号８はディジタルＰＬＬで、図３のディ
ジタルＰＬＬ３４との相違点は図２について後節で説明
する。符号１６は図３の符号３５と同様な送信側クロッ
ク信号、符号１７は２４分周クロック信号、符号１８は
図３の符号３３に相当する基準周波数信号である。また
本発明では、新しくジッタ検出信号生成部１９、比較器
２０、ジッタ検出しきい値設定部２１、ジッタ量記憶部
２５、クロック選択部２７、制御部２８が設けられてい
る。また符号２２はジッタ検出信号生成部１９の出力信
号、符号２３はジッタしきい値設定部２１の出力信号、
符号２４はジッタしきい値設定部２１への入力信号、符
号２６はジッタ量記憶部２５の出力信号、符号２９は比
較器２０の出力信号を示す。
ジタルＰＬＬ３４との相違点は図２について後節で説明
する。符号１６は図３の符号３５と同様な送信側クロッ
ク信号、符号１７は２４分周クロック信号、符号１８は
図３の符号３３に相当する基準周波数信号である。また
本発明では、新しくジッタ検出信号生成部１９、比較器
２０、ジッタ検出しきい値設定部２１、ジッタ量記憶部
２５、クロック選択部２７、制御部２８が設けられてい
る。また符号２２はジッタ検出信号生成部１９の出力信
号、符号２３はジッタしきい値設定部２１の出力信号、
符号２４はジッタしきい値設定部２１への入力信号、符
号２６はジッタ量記憶部２５の出力信号、符号２９は比
較器２０の出力信号を示す。
【００２０】図２は、図１のディジタルＰＬＬ８の内部
構造を示すブロック図である。図２において、図４と同
一符号は同一部分を示しを示し、符号８０３は図４の分
周器８０４に対応する分周器であるがその分周比が制御
部２８から制御される可変分周器であり、設定される分
周比を１／Ｘで示す。但し、Ｘは予め定められた複数個
の整数の内から選択された任意の一つの整数である。
構造を示すブロック図である。図２において、図４と同
一符号は同一部分を示しを示し、符号８０３は図４の分
周器８０４に対応する分周器であるがその分周比が制御
部２８から制御される可変分周器であり、設定される分
周比を１／Ｘで示す。但し、Ｘは予め定められた複数個
の整数の内から選択された任意の一つの整数である。
【００２１】符号１８は図１の符号１８と同じく基準周
波数信号である。図２の基準周波数信号１８は、図４の
基準周波数信号３３に相当する信号であるが、基準周波
数信号３３は受信側クロック信号４の周波数Ｆに対する
周波数比Ｍが一定であるが、基準周波数信号１８の受信
側クロック信号４の周波数Ｆに対する周波数比Ｘは可変
である。従って、図２の可変分周器８０３の分周比は可
変数値Ｘにしなければならない。その他の動作では、デ
ィジタルＰＬＬ８の動作は既に説明したディジタルＰＬ
Ｌ３４の動作と同一であり、その出力の送信側クロック
パルス１６（周波数Ｆ）の位相は受信側クロックパルス
４（周波数Ｆ）の位相に同期する。
波数信号である。図２の基準周波数信号１８は、図４の
基準周波数信号３３に相当する信号であるが、基準周波
数信号３３は受信側クロック信号４の周波数Ｆに対する
周波数比Ｍが一定であるが、基準周波数信号１８の受信
側クロック信号４の周波数Ｆに対する周波数比Ｘは可変
である。従って、図２の可変分周器８０３の分周比は可
変数値Ｘにしなければならない。その他の動作では、デ
ィジタルＰＬＬ８の動作は既に説明したディジタルＰＬ
Ｌ３４の動作と同一であり、その出力の送信側クロック
パルス１６（周波数Ｆ）の位相は受信側クロックパルス
４（周波数Ｆ）の位相に同期する。
【００２２】図２に示す回路で基準周波数信号１８の周
波数Ｆ／Ｘを変化し、これに伴い可変分周器８０３の分
周比Ｘの値を変化すると、位相比較器８０２における位
相比較の周期が変化する。位相比較の周期が大きくなれ
ば、位相誤差検出周期も位相誤差修正周期も大きくな
り、プルインが早くなるが、位相誤差修正周期が大きく
なると位相誤差修正の度に発生するジッタのジッタ発生
量が大きくなる。これに対し位相比較の周期が小さくな
れば、位相誤差検出周期も位相誤差修正周期も小さくな
り、プルインが遅くなるが、位相誤差修正周期が小さく
なると位相誤差修正の度に発生するジッタのジッタ発生
量が小さくなる。
波数Ｆ／Ｘを変化し、これに伴い可変分周器８０３の分
周比Ｘの値を変化すると、位相比較器８０２における位
相比較の周期が変化する。位相比較の周期が大きくなれ
ば、位相誤差検出周期も位相誤差修正周期も大きくな
り、プルインが早くなるが、位相誤差修正周期が大きく
なると位相誤差修正の度に発生するジッタのジッタ発生
量が大きくなる。これに対し位相比較の周期が小さくな
れば、位相誤差検出周期も位相誤差修正周期も小さくな
り、プルインが遅くなるが、位相誤差修正周期が小さく
なると位相誤差修正の度に発生するジッタのジッタ発生
量が小さくなる。
【００２３】受信側クロック信号４の変動状態に対応し
て、総合的にジッタ発生量を最小にするＸの値がある筈
である。実際問題としてジッタ発生量を最小にする必要
はなく、ジッタ発生量が許容範囲内であればよいので、
図１に示す伝送装置ではＸとして設定することができる
Ｘの値を複数個定めておいて、実際に発生したジッタ量
を検出するジッタ検出信号生成部１９を設け、検出した
ジッタ量が許容範囲内ならばそのままにしておき、検出
したジッタ量が許容範囲を超えたとき、Ｘの値を変化し
てジッタ量が許容範囲内に納まるＸの値を捜すことにし
た。
て、総合的にジッタ発生量を最小にするＸの値がある筈
である。実際問題としてジッタ発生量を最小にする必要
はなく、ジッタ発生量が許容範囲内であればよいので、
図１に示す伝送装置ではＸとして設定することができる
Ｘの値を複数個定めておいて、実際に発生したジッタ量
を検出するジッタ検出信号生成部１９を設け、検出した
ジッタ量が許容範囲内ならばそのままにしておき、検出
したジッタ量が許容範囲を超えたとき、Ｘの値を変化し
てジッタ量が許容範囲内に納まるＸの値を捜すことにし
た。
【００２４】ジッタ量の許容範囲は他の周囲条件によっ
て異なるので、そのときの周囲条件に適するしきい値
を、操作者が入力信号２４としてジッタ検出しきい値設
定部２１に設定する。ジッタ検出信号生成部１９は受信
側クロック信号４と送信側クロック信号１２を入力し
て、その間のジッタを検出する。ジッタ検出信号生成部
１９の出力２２とジッタ検出しきい値設定部２１の出力
信号２３は比較器２０で比較され、実際に発生したジッ
タ量が許容範囲内であるか許容範囲を超えるかを示す比
較器２０の出力信号２９がクロック選択部２７に入力さ
れる。比較器２０の出力信号２９が、ジッタ発生量が許
容範囲外であることを示すとき、クロック選択部２７は
制御部２８を起動してＸの値を変更するような制御を行
う。
て異なるので、そのときの周囲条件に適するしきい値
を、操作者が入力信号２４としてジッタ検出しきい値設
定部２１に設定する。ジッタ検出信号生成部１９は受信
側クロック信号４と送信側クロック信号１２を入力し
て、その間のジッタを検出する。ジッタ検出信号生成部
１９の出力２２とジッタ検出しきい値設定部２１の出力
信号２３は比較器２０で比較され、実際に発生したジッ
タ量が許容範囲内であるか許容範囲を超えるかを示す比
較器２０の出力信号２９がクロック選択部２７に入力さ
れる。比較器２０の出力信号２９が、ジッタ発生量が許
容範囲外であることを示すとき、クロック選択部２７は
制御部２８を起動してＸの値を変更するような制御を行
う。
【００２５】Ｘの値を変化する数値例を用いて説明す
る。制御部２８は逓倍クロック生成部７の周波数逓倍比
を、例えば２、３、４の３種類に変化するとする。受信
側クロック信号の周波数Ｆは、１／２４分周クロック生
成部６により周波数Ｆ／２４の２４分周クロック１７に
なっているので、周波数逓倍比２ではＦ／Ｘ＝Ｆ／１２
となり、周波数逓倍比３ではＦ／Ｘ＝Ｆ／８となり、周
波数逓倍比４ではＦ／Ｘ＝Ｆ／６となり、Ｘ＝１２，
８，６の３段階に変化すればよいことになる。
る。制御部２８は逓倍クロック生成部７の周波数逓倍比
を、例えば２、３、４の３種類に変化するとする。受信
側クロック信号の周波数Ｆは、１／２４分周クロック生
成部６により周波数Ｆ／２４の２４分周クロック１７に
なっているので、周波数逓倍比２ではＦ／Ｘ＝Ｆ／１２
となり、周波数逓倍比３ではＦ／Ｘ＝Ｆ／８となり、周
波数逓倍比４ではＦ／Ｘ＝Ｆ／６となり、Ｘ＝１２，
８，６の３段階に変化すればよいことになる。
【００２６】なお必要に応じ、ジッタ検出信号生成部１
９の出力信号２２又は／（及び）比較器２０の出力信号
２９を表示する表示部（図示せず）を設けることもで
き、ジッタ検出信号生成部１９の出力信号２２、比較器
２０の出力信号を記憶するジッタ量記憶部２５を設け、
記憶部２５の出力信号２６をクロック選択部２７に送
り、クロック選択部２７は記憶部２５の出力信号２６に
より制御部２８を起動するように構成することもでき
る。
９の出力信号２２又は／（及び）比較器２０の出力信号
２９を表示する表示部（図示せず）を設けることもで
き、ジッタ検出信号生成部１９の出力信号２２、比較器
２０の出力信号を記憶するジッタ量記憶部２５を設け、
記憶部２５の出力信号２６をクロック選択部２７に送
り、クロック選択部２７は記憶部２５の出力信号２６に
より制御部２８を起動するように構成することもでき
る。
【００２７】制御部２８としては、プログラム制御のマ
イクロプロセッサを使用することが好適である。マイク
ロプロセッサを使用する場合、ジッタ量記憶部２５、ク
ロック制御部２７はそのマイクロプロセッサ内に構成す
ることができる。例えば、データ伝送開始前の初期化の
時点で、マイクロプロセッサはＸ＝１２，８，６と順次
変化して、それらのＸに対するジッタ量を測定してジッ
タ量記憶部２５に格納し、クロック選択部２７は測定し
たジッタ量の最小のＸの値に対応する逓倍比を逓倍クロ
ック生成部７に設定し、ディジタルＰＬＬ８の可変分周
器８０３に分周比Ｘを設定してデータ伝送を開始し、以
後、比較器２０の出力信号２９が「検出したジッタ量が
許容範囲を超えた」ことを示す信号が出力されると、Ｘ
の値を変化して比較器２０の出力信号２９が「検出した
ジッタ量が許容範囲内である」Ｘの値を検索し、この検
索で得たＸの値を設定してデータ伝送を行うよう制御す
ればよい。
イクロプロセッサを使用することが好適である。マイク
ロプロセッサを使用する場合、ジッタ量記憶部２５、ク
ロック制御部２７はそのマイクロプロセッサ内に構成す
ることができる。例えば、データ伝送開始前の初期化の
時点で、マイクロプロセッサはＸ＝１２，８，６と順次
変化して、それらのＸに対するジッタ量を測定してジッ
タ量記憶部２５に格納し、クロック選択部２７は測定し
たジッタ量の最小のＸの値に対応する逓倍比を逓倍クロ
ック生成部７に設定し、ディジタルＰＬＬ８の可変分周
器８０３に分周比Ｘを設定してデータ伝送を開始し、以
後、比較器２０の出力信号２９が「検出したジッタ量が
許容範囲を超えた」ことを示す信号が出力されると、Ｘ
の値を変化して比較器２０の出力信号２９が「検出した
ジッタ量が許容範囲内である」Ｘの値を検索し、この検
索で得たＸの値を設定してデータ伝送を行うよう制御す
ればよい。
【００２８】以上は、好適な実施形態について本発明を
説明した。然しながら本発明の実施形態には説明した実
施形態以外にも各種の変形が存在することは言うまでも
ない。
説明した。然しながら本発明の実施形態には説明した実
施形態以外にも各種の変形が存在することは言うまでも
ない。
【００２９】
【発明の効果】以上説明したように本発明によれば、簡
単な回路構成でデータ伝送におけるジッタ量を許容範囲
内に収めることができるデータ伝送装置が得られるとい
う効果がある。
単な回路構成でデータ伝送におけるジッタ量を許容範囲
内に収めることができるデータ伝送装置が得られるとい
う効果がある。
【図１】本発明の一実施形態を示すブロック図である。
【図２】図１のディジタルＰＬＬの内部構成を示すブロ
ック図である。
ック図である。
【図３】従来の装置を示すブロック図である。
【図４】図２のディジタルＰＬＬの内部構成を示すブロ
ック図である。
ック図である。
１ Ｏ／Ｅ変換部 ２ 受信側終端部 ３ 受信側データ信号 ４ 受信側クロック信号 ５ 受信セルデータ信号 ６ １／２４分周クロック生成部 ７ 逓倍クロック生成部 ８ ディジタルＰＬＬ ９ Ｅ／Ｏ変換部 １０ 送信側生成部 １１ 送信側データ信号 １２ 送信側クロック信号 １３ 送信側セルデータ信号 １４ 受信側ＳＴＭ−１光信号回線 １５ 送信側ＳＴＭ−１光信号回線 １８ 基準周波数信号 １９ ジッタ検出信号生成部 ２０ 比較器 ２１ ジッタ検出しきい値設定部 ２５ ジッタ量記憶部 ２７ クロック選択部 ２８ 制御部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/00 - 3/26 H04L 7/00 - 7/10 H04L 12/28
Claims (6)
- 【請求項１】 ＡＴＭセルをペイロードに含むＳＴＭ−
Ｎ（Synchronous Transport Module-N光信号）を入力し
て受信側クロック信号を抽出し、この受信側クロック信
号を分周する分周クロック生成部と、この分周クロック
生成部の出力のクロックを周波数逓倍する逓倍クロック
生成部とを備え、この逓倍クロック生成部の出力クロッ
クを基準周波数信号とするディジタルＰＬＬ（Phase Lo
ck Loop ）の出力クロックに同期して送信側データ信号
と送信側クロック信号とを生成する送信側生成部を備え
たデータ伝送装置において、 前記逓倍クロック生成部の周波数逓倍比を変化する手
段、 この周波数逓倍比の変化に対応して前記ディジタルＰＬ
Ｌ内の可変分周器の分周比を変化する手段、 変化する周波数逓倍比の各周波数逓倍比において前記送
信側クロック信号と前記受信側クロック信号との間のジ
ッタを検出するジッタ検出信号生成部、 このジッタ検出信号生成部の出力信号をジッタ検出しき
い値設定部に設定されたしきい値に対し比較する比較
器、 この比較器の出力が、前記ジッタ検出信号生成部で検出
されたジッタ量が許容範囲内にあることを示す逓倍クロ
ック生成部の出力クロックを、前記ディジタルＰＬＬの
基準周波数信号に設定するクロック選択部、 を備えたことを特徴とするデータ伝送装置。 - 【請求項２】 請求項１記載のデータ伝送装置におい
て、 前記ジッタ検出信号生成部は検出したジッタ量を表示す
るジッタ量表示部を備えたことを特徴とするデータ伝送
装置。 - 【請求項３】 請求項１記載のデータ伝送装置におい
て、 前記ジッタ検出信号生成部は検出したジッタ量を前記逓
倍クロック生成部の周波数逓倍比に対応して記憶するジ
ッタ量記憶部を備えたことを特徴とするデータ伝送装
置。 - 【請求項４】 請求項３記載のデータ伝送装置におい
て、 前記クロック選択部は、前記ジッタ量記憶部に記憶され
るデータによって前記ディジタルＰＬＬの基準周波数と
して設定すべきクロック信号の周波数を選択することを
特徴とするデータ伝送装置。 - 【請求項５】 請求項１記載のデータ伝送装置におい
て、 前記分周クロック生成部は受信側クロック信号の周波数
を１／２４に分周し、前記逓倍クロック生成部の周波数
逓倍比は２、３、４に変化し、これに対応し、前記ディ
ジタルＰＬＬ内の可変分周器の分周比を１／１２、１／
８、１／６と変化することを特徴とするデータ伝送装
置。 - 【請求項６】 請求項１記載のデータ伝送装置におい
て、 前記逓倍クロック生成部の逓倍比を変化する動作、前記
ディジタルＰＬＬ内の可変分周器の分周比を変化する動
作、前記クロック選択部の動作は、プログラム制御され
るプロセッサにより制御されることを特徴とするデータ
伝送装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10327663A JP3085293B2 (ja) | 1998-11-18 | 1998-11-18 | データ伝送装置 |
| US09/443,005 US6493408B1 (en) | 1998-11-18 | 1999-11-18 | Low-jitter data transmission apparatus |
| CNB991277422A CN1186877C (zh) | 1998-11-18 | 1999-11-18 | 低抖动数据传输装置 |
| HK00108009A HK1028848A1 (en) | 1998-11-18 | 2000-12-13 | A low-jitter data transmission apparatus. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10327663A JP3085293B2 (ja) | 1998-11-18 | 1998-11-18 | データ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000151539A JP2000151539A (ja) | 2000-05-30 |
| JP3085293B2 true JP3085293B2 (ja) | 2000-09-04 |
Family
ID=18201586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10327663A Expired - Fee Related JP3085293B2 (ja) | 1998-11-18 | 1998-11-18 | データ伝送装置 |
Country Status (4)
| Country | Link |
|---|---|
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| CN (1) | CN1186877C (ja) |
| HK (1) | HK1028848A1 (ja) |
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| US6904111B1 (en) * | 2000-03-01 | 2005-06-07 | Northrop Grumman Corporation | Asynchronous resampling for data transport |
| US7046721B2 (en) * | 2001-03-20 | 2006-05-16 | Ericsson Inc. | System and method to enhance the capacity of a communication link |
| US7194052B2 (en) * | 2001-09-06 | 2007-03-20 | Agere Systems Inc. | Data capture circuit with self-test capability |
| US7221727B2 (en) * | 2003-04-01 | 2007-05-22 | Kingston Technology Corp. | All-digital phase modulator/demodulator using multi-phase clocks and digital PLL |
| JP2005223829A (ja) | 2004-02-09 | 2005-08-18 | Nec Electronics Corp | 分数分周回路及びこれを用いたデータ伝送装置 |
| US20090052599A1 (en) * | 2006-03-01 | 2009-02-26 | Matsushita Electric Industrial Co., Ltd. | Transmitter and transmitter/receiver |
| JP5057761B2 (ja) * | 2006-12-01 | 2012-10-24 | 株式会社東芝 | 伝送装置 |
| JP4438857B2 (ja) * | 2007-12-11 | 2010-03-24 | ソニー株式会社 | 通信システム、受信装置、および受信方法 |
| CN101594130B (zh) * | 2009-07-02 | 2012-05-09 | 中国电子科技集团公司第五十四研究所 | 一种基于斜率鉴频方式的脉冲无线低抖动传输方法 |
| US9002488B2 (en) | 2010-02-22 | 2015-04-07 | Cypress Semiconductor Corporation | Clock synthesis systems, circuits and methods |
| JP5703882B2 (ja) * | 2011-03-22 | 2015-04-22 | 富士通株式会社 | デジタルｐｌｌ回路及びクロック生成方法 |
| CN108696716A (zh) * | 2017-04-07 | 2018-10-23 | 上海峰宁信息科技股份有限公司 | 一种用于数字图像信号的时钟重建处理方法及模块 |
| CN114967838B (zh) * | 2022-05-23 | 2023-07-11 | 中国工程物理研究院激光聚变研究中心 | 一种广空间超低抖动同步信号产生系统及方法 |
| CN114726367B (zh) * | 2022-06-02 | 2022-08-23 | 上海泰矽微电子有限公司 | 一种基于门控的低抖动时钟分频电路及控制方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02166919A (ja) | 1988-12-21 | 1990-06-27 | Hitachi Ltd | ディジタルｐｌｌ方式 |
| JP3284702B2 (ja) | 1993-11-04 | 2002-05-20 | 株式会社明電舎 | 多段中継方式 |
| JPH07326963A (ja) | 1994-05-31 | 1995-12-12 | Nissin Electric Co Ltd | デジタルｐｌｌ回路 |
| FR2726713B1 (fr) * | 1994-11-09 | 1997-01-24 | Sgs Thomson Microelectronics | Circuit de transmission de donnees en mode asynchrone a frequence libre de reception calee sur la frequence d'emission |
| US6243369B1 (en) * | 1998-05-06 | 2001-06-05 | Terayon Communication Systems, Inc. | Apparatus and method for synchronizing an SCDMA upstream or any other type upstream to an MCNS downstream or any other type downstream with a different clock rate than the upstream |
-
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- 1998-11-18 JP JP10327663A patent/JP3085293B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-18 CN CNB991277422A patent/CN1186877C/zh not_active Expired - Fee Related
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-
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- 2000-12-13 HK HK00108009A patent/HK1028848A1/xx not_active IP Right Cessation
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| CN1257349A (zh) | 2000-06-21 |
| US6493408B1 (en) | 2002-12-10 |
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