CN1186877C - 低抖动数据传输装置 - Google Patents
低抖动数据传输装置 Download PDFInfo
- Publication number
- CN1186877C CN1186877C CNB991277422A CN99127742A CN1186877C CN 1186877 C CN1186877 C CN 1186877C CN B991277422 A CNB991277422 A CN B991277422A CN 99127742 A CN99127742 A CN 99127742A CN 1186877 C CN1186877 C CN 1186877C
- Authority
- CN
- China
- Prior art keywords
- frequency
- signal
- clock
- jitter
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 24
- 238000001514 detection method Methods 0.000 claims abstract description 26
- 230000003287 optical effect Effects 0.000 claims description 8
- 239000000284 extract Substances 0.000 claims description 4
- 230000000452 restraining effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 230000014509 gene expression Effects 0.000 description 11
- 230000010355 oscillation Effects 0.000 description 9
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000006727 cell loss Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/20—Arrangements for detecting or preventing errors in the information received using signal quality detector
- H04L1/205—Arrangements for detecting or preventing errors in the information received using signal quality detector jitter monitoring
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
- H03L7/0993—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider and a circuit for adding and deleting pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
- H04J3/0688—Change of the master or reference, e.g. take-over or failure of the master
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/10—Indirect frequency synthesis using a frequency multiplier in the phase-locked loop or in the reference signal path
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Quality & Reliability (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
一种数据传输装置,用于限制由数字PLL(8)产生的传输时钟信号(16)的抖动量,该装置包括:用于分频接收时钟信号(4)的1/24时钟发生器(6);用于通过倍频1/24时钟发生器(6)的输出产生基准频率信号(18)的时钟倍频器(7);和用于控制时钟倍频器(7)的倍频比和控制在数字PLL(8)中提供的分频器的分频比的控制单元(28)。根据抖动检测信号发生器(19)检测的抖动量,在接收时钟信号频率的1/12、1/8和1/6中选择时钟信号(18)的频率。
Description
本发明涉及数据传输装置,其中根据与接收ATM信元的时钟信号同步产生的时钟信号发送ATM(异步转移模式)信元。
图3是说明这种类型的数据传输装置的一个常规例子。
参考图3,传送ATM信元数据的光信号、STM-1(同步传输模式1)信号,例如通过光缆14发送并输入到O/E(光/电)变换器1。O/E变换器1将光信号转换为电信号,从中提取接收数据信号3和接收时钟信号4并馈送到接收侧终端2。
在接收侧终端2,接收信元数据信号5从接收数据信号3和接收时钟信号4中再生。
接收时钟信号4还送到时钟发生器31中以便在此分频。时钟发生器31的输出由时钟倍频器32进行倍频并送到数字PLL(锁相环)34作为基准频率信号33。
因此,基准频率信号33的频率能够表示为F/M,F是接收时钟信号4的频率而M是有理数。但是,在下面的段落中,假定分频比M为正整数以便简化说明书。
图4是说明图3数字PLL34的内部配置的一个示例方框图,包含一个时钟振荡器800、可控制分频器801、相位比较器802和1/M分频器804。当分频比M不是整数时,1/M分频器804可以被倍频器和分频器的适当组合所替代。
在图4的示例中,时钟振荡器800的振荡频率f设计为f≈nF,n是正整数。
这里,应注意振荡频率f和接收时钟频率F都经历其本身的起伏。但是如此选择n值、和从而振荡频率f以便满足条件f/(n-1)>F>f(n+1)。
可控分频器801,例如由程序计数器构成,受控以便以n-1,n或n+1来分频振荡频率f。当控制可控分频器801的分频比为n+1时,频率f/n≈F的输出时钟信号35从可控分频器801中输出,1/M分频器804的输出频率几乎变为F/M。
1/M分频器804的输出相位和(频率F/M)的基准频率信号33由相位比较器802进行比较。当1/M分频器804的输出相位滞后于基准频率信号33的相位时,相位比较器801选通一个UP信号,该信号控制可控分频器801的分频比为(n-1),并且使输出时钟信号35的输出提前。
当1/M分频器804的输出相位超前于基准频率信号33的相位时,相位比较器801选通一个DOWN信号。利用这个DOWN信号,可控分频器801的分频比被控制到(n+1),迟于时钟信号35的输出相位使得1/M分频器804的输出相位与从时钟倍频器32输出的基准频率信号33的相位。
因此,数字PLL34的输出时钟信号35的相位维持与接收的时钟信号4同步。
返回到图3,发送侧信号发生器10从传输信元数据13和利用数字PLLA3的输出时钟信号3 5的传输时钟信号12中产生一个传输数据信号11。传输数据信号11和传输时钟信号12由E/O(电/光)转换器9转换为光信号并通过光缆15发送。
在上述所述的常规数据传输装置中,出现一个问题即传输数据信号11受数字PLL34产生的输出时钟信号35抖动的影响。
从图4中可以容易地理解,在相位比较器802的控制下,输出时钟信号35的频率可以从f/(n-1),f/n和f/(n+1)之一中彼此不连续地改变。数字PLL34的输出频率的不连续改变导致传输时钟信号12的抖动并且当抖动超出允许水平时,导致数据差错诸如数据传输装置的信元损失。
对于限制数字PLL的抖动已经提出了几种计数措施。
通过扩大可控分频器801的分频比n连同时钟振荡器800的振荡频率f,可以限制抖动数量。但是不能满足f/(n-1)>F>f(n+1)并且难以使数字PLL34的输出频率变得足以跟随基准频率F/M。
在日本公开专利申请号166919/‘90题目为“数字PLL系统”中,公开了类似于图4的数字PLL,包含多个可控分频器801。通过相移时钟振荡器800的输出,产生多个频率为f的相位彼此不同的时钟信号。每个时钟信号馈送到相应的一个可控分频器801中以便被(n-1)、n和(n+1)分频。根据相位比较器802的输出,选择适当的一个可控分频器801的输出以便输出为数字PLL的输出时钟信号35。
因此,在此现有技术中抖动量被限制了而不必加大分频比n。
当分频比n连同振荡频率f增大时,牵引时间变长,牵引时间是相位比较器802检测的相位差控制为零所必须的。为了解决这个问题,在日本公开专利申请号131492/‘95标题为“多中继系统”中公开了另一种现有技术,其中两个数字PLL分级串联。在第一级PLL中,时钟振荡器的振荡频率设计为相对较低以便缩短牵引时间,而在第二级PLL中时钟振荡器的振荡频率设计为相对较高以便限制抖动量。
在另一个日本公开专利申请号326963/95题目为“数字PLL电路”中,限制了抖动量而不延长牵引时间,根据相位比较器输出的极性和绝对值,通过控制可控分频器的持续比以便以n和n-1或者以n和n+1分频持续比分频振荡频率。
然而,在任何这些现有技术中没有公开根据实际检测的抖动量来控制数字PLL。最好传输时钟信号的抖动量尽可能的小。但是,在实际使用中,当抖动量小于这些无差错的数据传输的允许电平时,就足够了。
因此,本发明的目的是提供一种数据传输装置,其中根据实际检测到的抖动量选择馈送到数字PLL的基准频率信号的频率,以实现简单和有效的装置以便根据与接收ATM信元的时钟信号同步产生的时钟信号发送ATM信元。
为了达到该目的,根据本发明的数据传输装置包括:
一个接收时钟发生器,用于对从携带ATM信元的接收光信号中提取的接收时钟信号进行分频;
时钟倍频器,用于通过对接收时钟发生器输出频率倍频来产生基准频率信号;
数字PLL,用于产生参考基准频率信号的输出时钟信号;
发送侧信号发生器,用于产生传输数据信号和传输时钟信号以便与输出时钟信号同步地复用为传输光信号;
控制单元,用于控制时钟倍频器的倍频比和用于控制装备在相应于倍频比的数字PLL中的分频器的分频比;
抖动检测信号发生器,用于产生抖动检测信号,该信号表示相对于接收时钟信号和传输时钟信号的抖动量;
比较器,用于比较该抖动检测信号和一门限值;和
时钟选择器,用于选择基准频率信号的频率,根据该频率控制单元控制分频器的分频比和时钟倍频器的倍频比。
该数字传输装置最好包含监视器显示器,用于显示由抖动检测信号表示的抖动量的当前值。
该数字传输装置最好还包含一个抖动量寄存器,用于存储与时钟倍频器每个可能的倍频比相关的抖动量,参考该抖动量,时钟选择器选择基准频率信号的频率。
从以下的描述、所附权利要求和附图中,上述及其它目的和特征将变得更加明显,其中相同的标号表示相同或相应的部分。
图中:
图1是说明本发明一个实施例的方框图;
图2是说明图1的数字PLL8的内部配置方框图;
图3是说明数字传输装置的常规示例的方框图;和
图4是说明图3的数字PLL的内部配置示例的方框图。
下面,将结合附图描述本发明的实施例。
图1是说明本发明实施例的方框图。在图1中,标号6表示1/24时钟发生器,对应于图3的时钟发生器31。标号7表示可选的时钟倍频器。可选的时钟倍频器7对应于图3的时钟倍频器32。在图3的时钟倍频器32中,倍频率是固定的。但是在图1的可选的时钟倍频器7中,在准备好的几个倍频率2、3、4中可以选择一个。
标号8表示PLL。下面参考图2描述图1的数字PLL8和图3的数字PLL34比较的差别。
标号16表示数字PLL8的输出时钟信号,对应于图3的输出时钟信号35。标号17表示1/24时钟发生器6的输出,标号18表示对应于图3的基准频率信号33的基准频率信号。
图1的数据传输装置还包含抖动检测信号发生器19、比较器20、抖动检测门限寄存器21、抖动量寄存器25、时钟选择器27和控制单元28。
标号22表示由抖动检测信号发生器19产生的抖动检测信号,标号23表示抖动检测门限寄存器21的输出信号,标号24表示到抖动检测门限寄存器21的输入信号,标号26表示抖动量寄存器25的输出信号,和标号29表示比较器20的输出信号。
图2是说明图1的数字PLL8的内部配置方框图。在图2中,标号803表示1/X分频器,对应于图3的1/M分频器804并且其分频比X是在控制单元28的控制下从准备好的分频比中选择的,以便对应于可选时钟倍频器7输出的基准频率信号18的频率。其它部分与图4的数字PLL34相同。
通过控制可选时钟倍频器7的倍频比选择基准频率信号18与具有频率F的接收时钟信号4的频率比。当可选时钟倍频器7的倍频比为2、3或4时,1/24时钟发生器6以24分频接收时钟频率F,基准频率信号18的频率分别变为F/12、F/8、或F/6。
在图2的数字PLL8中,1/X分频器803的分频比X是根据基准频率信号18与接收时钟信号4的频率比受控的。所以,图2的数字PLL8产生输出时钟信号16,它相位锁定为频率F的接收时钟信号4。
在图2的数字PLL8中,由相位比较器802执行的相位比较周期可以通过改变基准频率信号18的频率,从而通过改变1/X分频器803的分频比X来控制。
当相位比较周期变长时,牵引时间变短,因为相位差检测周期和相位校正变长。但是,当校正相位周期变长时抖动量也变大。
另一方面,当校正相位周期变短时,牵引时间变长,相位差检测周期和相位校正变小。然而,在每个相位校正造成的抖动量能够限制在小的水平。
根据接收时钟信号4的起伏电平,能够确定分频比X的最适当的值。但是实际上抖动量足以在允许电平之内。
因此,在图1的实施例中,提供了抖动检测信号发生器19用于当检测的抖动量超出其允许电平时检测当前抖动量和控制分频比X。
抖动量的允许电平取决于操作条件。因此,在实施例中,抖动量的门限值由抖动检测门限寄存器21中的操作符来设定。
抖动检测信号发生器19产生参考于图1的接收时钟信号4和传输时钟信号12的抖动检测信号22。比较器将抖动检测信号22与设定在抖动检测门限寄存器21中的门限值进行比较。
当比较器29的输出表示抖动量超出允许电平时,时钟选择器27选择适当的分频比X值并且控制单元控制数字PLL8和可选的时钟倍频器7以便根据所选的分频比X进行操作。
在抖动量寄存器25中,准备一个表用于表示根据抖动量22的最适当分频比X的值。参考该表,时钟选择器27选择分频比X并从而选择倍频比,由此控制单元28控制数字PLL8和可选的时钟倍频器7。
在优选实施例中,可以提供监视器显示器,表示当前抖动量22和选择的分频比X到操作符。
如上所述,利用简单的实际配置可以实现低抖动时间传输信号。
Claims (4)
1.一种数据传输装置,包括:
一个接收时钟发生器,用于对从携带ATM信元的接收光信号中提取的接收时钟信号进行分频;
时钟倍频器,用于通过对接收时钟发生器输出频率倍频来产生基准频率信号;
数字PLL,用于产生参考基准频率信号的输出时钟信号;
发送侧信号发生器,用于产生传输数据信号和传输时钟信号以便与输出时钟信号同步地复用为传输光信号;
控制单元,用于控制时钟倍频器的倍频比和用于控制装备在相应于倍频比的数字PLL中的分频器的分频比;
抖动检测信号发生器,用于产生抖动检测信号,该信号表示相对于接收时钟信号和传输时钟信号的抖动量;
比较器,用于比较该抖动检测信号和一门限值;
时钟选择器,用于选择基准频率信号的频率,根据该频率控制单元控制分频器的分频比和时钟倍频器的倍频比;和
抖动量寄存器,用于存储与时钟倍频器每个可能的倍频比相关的抖动量。
2.根据权利要求1所述的数据传输装置,还包含监视器显示器,用于显示由抖动检测信号表示的抖动量的当前值。
3.根据权利要求1或2所述的数据传输装置,其中时钟选择器参照寄存在抖动量寄存器中的数据选择基准频率信号的频率。
4.一种数据传输装置,包括:
一个接收时钟发生器,用于对从携带ATM信元的接收光信号中提取的接收时钟信号进行分频;
时钟倍频器,用于通过对接收时钟发生器输出频率倍频来产生基准频率信号;
数字PLL,用于产生参考基准频率信号的输出时钟信号;
发送侧信号发生器,用于产生传输数据信号和传输时钟信号以便与输出时钟信号同步地复用为传输光信号;
控制单元,用于控制时钟倍频器的倍频比和用于控制装备在相应于倍频比的数字PLL中的分频器的分频比;
抖动检测信号发生器,用于产生抖动检测信号,该信号表示相对于接收时钟信号和传输时钟信号的抖动量;
比较器,用于比较该抖动检测信号和一门限值;和
时钟选择器,用于选择基准频率信号的频率,根据该频率控制单元控制分频器的分频比和时钟倍频器的倍频比;
其中:
接收时钟发生器以24分频接收时钟信号的频率;
时钟倍频器的倍频比被控制为2、3和4之一;和
当时钟倍频器的倍频比被分别控制为2、3和4时,分频器的分频比被控制为12、8和6。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10327663A JP3085293B2 (ja) | 1998-11-18 | 1998-11-18 | データ伝送装置 |
JP327663/1998 | 1998-11-18 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1257349A CN1257349A (zh) | 2000-06-21 |
CN1186877C true CN1186877C (zh) | 2005-01-26 |
Family
ID=18201586
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB991277422A Expired - Fee Related CN1186877C (zh) | 1998-11-18 | 1999-11-18 | 低抖动数据传输装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6493408B1 (zh) |
JP (1) | JP3085293B2 (zh) |
CN (1) | CN1186877C (zh) |
HK (1) | HK1028848A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101267290B (zh) * | 2006-12-01 | 2010-12-29 | 株式会社东芝 | 传送装置以及家庭服务器系统 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6658073B1 (en) * | 1999-12-03 | 2003-12-02 | Koninklijke Philips Electronics N.V. | Method and system for reducing jitter on constant rate data transfer between asynchronous systems |
US6904111B1 (en) * | 2000-03-01 | 2005-06-07 | Northrop Grumman Corporation | Asynchronous resampling for data transport |
US7046721B2 (en) * | 2001-03-20 | 2006-05-16 | Ericsson Inc. | System and method to enhance the capacity of a communication link |
US7194052B2 (en) * | 2001-09-06 | 2007-03-20 | Agere Systems Inc. | Data capture circuit with self-test capability |
US7221727B2 (en) * | 2003-04-01 | 2007-05-22 | Kingston Technology Corp. | All-digital phase modulator/demodulator using multi-phase clocks and digital PLL |
JP2005223829A (ja) | 2004-02-09 | 2005-08-18 | Nec Electronics Corp | 分数分周回路及びこれを用いたデータ伝送装置 |
WO2007099678A1 (ja) * | 2006-03-01 | 2007-09-07 | Matsushita Electric Industrial Co., Ltd. | 送信装置および送受信装置 |
JP4438857B2 (ja) * | 2007-12-11 | 2010-03-24 | ソニー株式会社 | 通信システム、受信装置、および受信方法 |
CN101594130B (zh) * | 2009-07-02 | 2012-05-09 | 中国电子科技集团公司第五十四研究所 | 一种基于斜率鉴频方式的脉冲无线低抖动传输方法 |
US9002488B2 (en) * | 2010-02-22 | 2015-04-07 | Cypress Semiconductor Corporation | Clock synthesis systems, circuits and methods |
JP5703882B2 (ja) * | 2011-03-22 | 2015-04-22 | 富士通株式会社 | デジタルpll回路及びクロック生成方法 |
CN108696716A (zh) * | 2017-04-07 | 2018-10-23 | 上海峰宁信息科技股份有限公司 | 一种用于数字图像信号的时钟重建处理方法及模块 |
CN114967838B (zh) * | 2022-05-23 | 2023-07-11 | 中国工程物理研究院激光聚变研究中心 | 一种广空间超低抖动同步信号产生系统及方法 |
CN114726367B (zh) * | 2022-06-02 | 2022-08-23 | 上海泰矽微电子有限公司 | 一种基于门控的低抖动时钟分频电路及控制方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02166919A (ja) | 1988-12-21 | 1990-06-27 | Hitachi Ltd | ディジタルpll方式 |
JP3284702B2 (ja) | 1993-11-04 | 2002-05-20 | 株式会社明電舎 | 多段中継方式 |
JPH07326963A (ja) | 1994-05-31 | 1995-12-12 | Nissin Electric Co Ltd | デジタルpll回路 |
FR2726713B1 (fr) * | 1994-11-09 | 1997-01-24 | Sgs Thomson Microelectronics | Circuit de transmission de donnees en mode asynchrone a frequence libre de reception calee sur la frequence d'emission |
US6243369B1 (en) * | 1998-05-06 | 2001-06-05 | Terayon Communication Systems, Inc. | Apparatus and method for synchronizing an SCDMA upstream or any other type upstream to an MCNS downstream or any other type downstream with a different clock rate than the upstream |
-
1998
- 1998-11-18 JP JP10327663A patent/JP3085293B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-18 US US09/443,005 patent/US6493408B1/en not_active Expired - Fee Related
- 1999-11-18 CN CNB991277422A patent/CN1186877C/zh not_active Expired - Fee Related
-
2000
- 2000-12-13 HK HK00108009A patent/HK1028848A1/xx not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101267290B (zh) * | 2006-12-01 | 2010-12-29 | 株式会社东芝 | 传送装置以及家庭服务器系统 |
Also Published As
Publication number | Publication date |
---|---|
CN1257349A (zh) | 2000-06-21 |
US6493408B1 (en) | 2002-12-10 |
HK1028848A1 (en) | 2001-03-02 |
JP3085293B2 (ja) | 2000-09-04 |
JP2000151539A (ja) | 2000-05-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1186877C (zh) | 低抖动数据传输装置 | |
CN1127200C (zh) | 用数字字调整的频率合成电路 | |
CN1118937C (zh) | 数字锁相环电路和时钟发生方法 | |
CN1148872C (zh) | 同步通信网的从属时钟发生系统与方法 | |
CN101674174B (zh) | 一种提高时钟稳定度的方法及设备 | |
US5687203A (en) | Digital phase locked loop circuit | |
US5909473A (en) | Bit synchronizing circuit | |
CN1068740C (zh) | Pll频率合成器 | |
CN1013162B (zh) | 条件多路转换方法 | |
KR101024425B1 (ko) | 전송 시스템, 수신 장치, 시험 장치 및 테스트 헤드 | |
EP0932284A2 (en) | Multicarrier transmission system, with modifiable bandwidth | |
CN1224178C (zh) | 恢复时钟信号及其数据的抗噪、猝发模式接收设备和方法 | |
US7180343B2 (en) | Apparatus for synchronizing clock using source synchronous clock in optical transmission system | |
CN1816183A (zh) | 一种基站远端射频装置及时钟恢复装置 | |
CN1484888A (zh) | 锁相环 | |
EP0670635B1 (en) | Phase-locked loop oscillator, and moving-average circuit, and division-ratio equalization circuit suitable for use in the same | |
CN1770634A (zh) | 时钟锁相环装置 | |
CN1210396A (zh) | 时钟提取电路 | |
CN1156085C (zh) | 数字处理锁相环的相位补偿电路 | |
US20030076911A1 (en) | Receiver apparatus in stuffing synchronization system | |
CN1201212C (zh) | 数字信号处理方法与数据处理器 | |
CN1175130A (zh) | 锁相振荡电路 | |
CN1860720A (zh) | 用于系统之间的网络同步的时钟传输设备 | |
CN1311629C (zh) | 用于数字频率转换的方法和装置 | |
CN1092883C (zh) | 能够快速捕获所需载波的解调器控制系统和接收机 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C06 | Publication | ||
PB01 | Publication | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050126 Termination date: 20091218 |