CN1068740C - Pll频率合成器 - Google Patents

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Abstract

在转换一个电压控制振荡器输出信号的频率的情况下，一个算术运算单元向一个可变分频器输出一个可使电压控制振荡器输出一个在转换前和转换后频率之间具有预定频率范围的信号的频率约数，并且随后当由通过一个计数器和一个寄存器所检测的电压控制振荡器的输出信号的频率达到一个预先存贮在一个存储电路中的一个频率时；输出到该可变分频器的频率约数改变到一个能使该电压控制振荡器输出一个具有转换后的频率的信号的频率约数。

Description

PLL频率合成器
本发明涉及一种PLL频率合成器，特别是涉及一种用于高速转换频率的PLL频率合成器。
一个锁相环(PLL)频率合成器被用在一个无线电装置中的发射机和/或接收机，用它来达到产生一个所希望频率的目的。该PLL频率合成器由一个基准振荡器、一个电压控制振荡器(VCO)、一个相位比较器和一个低通滤波器LPF所组成。该相位比较器检测在基准振荡器的一个输出频率和VCO的一个输出频率之间的相位差。与这个相位差有关的一个信号通过该LPF作为一个控制电压被送到该电压控制振荡器。
 与这种类型的PLL频率合成器被用于诸如移动通信中时，希望具有高速频率转换的性能。例如在已公开的日本专利申请No214925/1991(JP-A-03-214925)中披露了一种用于高速转换频率的PLL频率合成器。在该PLL频率合成器中，一个开关与PLS相关联用作一个环路滤波器。在该频率转换操作中与该频率锁定开始时该开关被接通并且该LPF的输入/输出被短路，因而与该相位差相关的控制电压被提供给该VCO而不提供给该LPF。
然而，在该PLL频率合成器中，与该开关断开时，该环路的响应特性变得不稳定或产生转换噪音。进而，由于在该环路滤波器中已被充电的电压和用来产生一个所希望频率的控制电压不同，因而提供给该VCO的控制电压出现起伏现象。
对于该VCO来说，由于在该控制电压中通常会呈现一个小的变化，具有高调制灵敏度的VCO其振荡频率也有大的变化。当出现如上所述产生的噪音或控制电压的起伏时，即使它接近于一个所希望的频率该振荡频率也会出现波动。用来锁定该频率的时间因此也会延长。
另外，常规的PLL频率合成器是反复过调该振荡频率去锁定该频率而将该振荡频率稳定在一个所希望的频率。因而，存在有这种过调延长了该频率锁定时间的问题。
本发明的目的是要提供一种PLL频率合成器，这种PLL频率合成器即使是该PLL频率合成器在高速转换频时也不会产生由于该开关的转换而出现的噪音或该控制电压的起伏。
本发明的另一个目的是要提供一种PLL频率合成器，这种PLL频率合成器即使是该PLL频率合成器在高速转换频率时也能够进行稳定的频率锁定操作。
本发明还有另外一个目的是要提供一种PLL频率合成器，这种PLL频率合成器在高速转换频率时可抑制该振荡频率的过调。
本发明的再一个目的是要提供一种可高速转换频率的PLL频率合成器。根据本发明的一种PLL频率合成器，包括：
一个电压控制振荡器，用于输出一个具有相应于一个控制信号的电压的振荡频率的振荡信号；
一个可变分频器，用于通过一个可变频率约数对所述振荡信号的频率分频，以提供一个第一分频信号；
一个基准频率振荡器，用于提供一个具有基准频率的基准信号；
一个固定分频器，用于通过一个基准频率约数对所述基准信号的频率分频，以提供一个第二分频信号；
一个相位比较器，用于将所述第一分频信号与所述第二分频信号进行比较，以检测出一个其间的相位差并提供一个相应的相位差电压信号；
一个环路滤波器，用于对所述相位差信号进行滤波以提供所述控制信号；和
一个控制电路，在所述可变频率约数从一个第一值改变到一个第二值的情况下，该控制电路首先将所述可变频率约数从所述第一值改变到所述第一值和第二值的一个中间值，然后从所述中间值改变到所述第二值，
其特征在于，
所述基准频率约数具有一个固定值；
所述控制电路包括一个用于检测所述振荡信号的频率的频率检测器和根据被检测的所述振荡信号的频率来改变所述可变频率约数的控制装置；和
当所述被检测的频率达到一个预定的频率时，所述控制装置可决定将所述可变频率约数从所述中间值改变到所述第二值。
最好是当改变该振荡频率时，该控制电路可向第一可变分频指明一个第一频率约数，并且与该频率达到一个预定频率时向第一可变分频器指出相应于所希望频率的第二频率约数。
另外，最好该控制电路包括：一个频率检测器，用于检测该振荡信号的频率；和一个控制器，用于向该第一可变分频器指明一个用来在该电压控制振荡器转换该振荡频率之前的一个振荡频率和该电压控制振荡器转换之后的一个振荡频率之间振荡出一个预定频率的第一频率约数，并且当由频率检测器所检测的频率达到该预定频率时按照在转换后产生振荡频率方式向第一可变分频器指明第二频率约数。
当该第一振荡频率被变换到第二振荡频率时，该控制电路可向第一可变分频器提供一个可使该电压控制振荡器振荡出在第一振荡频率和第二振荡频率之间的第三振荡频率的第一频率约数，并且当该电压控制振荡器的振荡频率首先通过并远离第二振荡频率时提供能振荡出第二振荡频率的第二频率约数
根据本发明，当改变该振荡频率时，该呆变分频器的频率约数首先按这样一种方式进行控制，即所振荡出的频率与所希望频率略有差别，并且当该振荡频率接近所希望的频率时，该频率约数变为能振荡出所希望频率的频率约数。这样执行的结果能在抑制过调的同时能快速和稳定频率改变。
本发明的这些和其它的目的、特征以及优点通过下面结合附图所作的详细说明将变得更为明显，在附图中：
图1示出了一种常规的PLL频率合成器的结构方框图；
图2示出了根据本发明的一个最佳实施例的结构方框图；
图3示出了根据本发明的一个PLL频率合成器的输出频率的波形；
图4示出了在图2中所示的一个算术运算单元的操作流程图；
图5示出了根据本发明的另一个实施例的结构方框图；
图6示出了根据本发明的又一个实施例的一个结构方框图；
图7示出了根据本发明的进一步的一个实施例的结构方框图；
在这些图中，相同的标号表示相同的结构单元。
为了更易于对本发明的理解，首先结合图1对一个常规的PLL频率合成器予以说明。
为了便于说明起见，在图1中所示的PLL频率合成器是上述日本公开的专利申请No.214925/1991的简化结构图。
在图1中，该PLL频率合成器包括一个锁相环(PLL)电路27、一个模拟开关28和一个相位差检测电路29。该PLL电路27由一个基准频率振荡器21、一个相位比较器22、一个电压控制振荡器(VCO)23、一个环滤波器24、一个固定分频器25、和一个可变分频器26所构成。
该VCO23根据一个控制电压101来控制一个输出信号102的频率。该可变分频器26对VCO23的输出信号102的频率进行分频并将一个第一分频信号107送至相位比较器22。该基准频率振荡器21输出一个具有基准频率的基准信号103。该固定分频器25对该基准信号103的频率分频并将一个第二分频信号108送至相位比较器22。该相位比较器22将第一分频信号107的相位与第二分频信号108的相位进行比较并提供一个与相位差相关的控制电压104。环路滤波器24具有一个平滑该控制电压104的电容并提供一个稳定的控制电压101。相位差检测电路29提供一个响应于来自相位比较器22表示相位差的相位差信号105的开关控制信号106。该相位差超过一个预定值时该相位差检测电路29的这种控制使得该模拟开关28闭合。之后，当该相位差低于该预定值时，该相位差检测电路29的这种控制使得该模拟开关断开。该模拟开关28与环路滤波器24并联并且根据该开关控制信号106而接通/断开。
在该PLL频率合成器中，当由相位差信号105所表明的相位差低于一个预定值时，该模拟开关28断开。此时，该环路的响应特性变得不稳定。还会产生转换噪声。另外，由于在该环路滤波器24中的电压与控制电压104不同，因而提供到VCO23的控制电压101产生波动。
因此，虽然该振荡频率接近于一个所希望的频率，但由于控制电压101的波动而使该频率锁定时间延长。
而且，由于该振荡频率的过调的重现而延长了该频率锁定时间。
对于本发明的描述将结合图2至6进行。
图2示出了根据本发明的一个最佳实施例的方框图。
根据本发明的该PLL频率合成器是由一个PLL电路7和一个控制电路16所构成。该PLL电路7包括一个基准频率振荡器1、一个固定分频器2、一个相位比较器3、一个环路滤波器4、一个电压控制振荡器5、和一个可变分频器6。该控制电路16包括一个计数器9、一个寄存器10、一个数据比较器11、一个存储器12、和一个控制器13。
该VC05向可变分频器6提供一个具有相应于控制电压201的振荡频率的振荡信号202。该可变分频器6根据第一控制信号207对振荡信号202的一个频率分频并且向相位比较器3提供一个第一分频信号203。该基准频率振荡器1向固定分频器2提供一个具有基准频率的基准信号204。固定分频器2对具有一个预定分频比的基准信号204的一个频率进行分频并向相位比较器3提供第二分频信号205。该相位比较器3将第一分频信号203的相位与第二分频信号205的相位进行比较，并且向环路滤波器4提供一个相应于相位差的检测电路206。该环路滤波器最好具备有一个电容器来平滑该控制电压206并输出一个稳定的控制电压201。
当振荡信号202的振荡频率有变化时，来自一个未示出的电路的表明由该合成器预期所输出的一个所希望频率的一个数据信号208加至该控制器13。响应于所加的这个信号，为了控制可变分频器6的一个频率约数则该控制器13输出第一控制信号207。此时，该控制器13向可变分频器6提供一个控制信号，这个控制信号指明了一个比指示输出该振荡频率的频率约数要小的频率约数。最好是，响应于该数据信号208，一个低于所希望频率的频率被在控制器13中的一个存储器(未示出)读出。然后，控制器13计算相应于低于该所希望频率的频率的频率约数。响应于该控制信号207，该PLL电路7的这种操作以致被锁定在一个低于所希望的频率的频率上。
为了对每个所予置的时间复位计数器9，控制器13向该计数器9输出一个复位信号209。同时，该控制器13向该寄存器10提供一个第二控制信号210。
计数器9对该振荡信号202计数并向寄存器10提供一个被计数值211。该计数器9按照来自控制器13的复位信号209复位被计数的值。寄存器10累加被计数值211并且根据第二控制信号210向数据比较器11提供相应于被计数值211的数据212。因为第二控制信号210和复位信号209同时地自控制器13输出，所以数据212相应于振荡信号202的振荡频率。
存储器12存储相应于多个频率的频率数据。根据数据信号208，该存储电路12向数据比较器11提供表明比所希望频率要低的频率的频率数据213。数据比较器11将该频率数据213与来自寄存器10的数据212进行比较。当比较结果发现这两个数据相一致时，则向控制13提供一个表明其一致的一致信号214。相应地，控制器13向可变分频器6提供表示这样一个频率约数可使该合成器输出一个所希望的振荡频率的第一控制信号207。
在这种方式中，该频率合成器首先被控制以便振荡一个低于所希望频率的频率。当该振荡频率接近所希望的频率时，该频率合成器随后被控制以便振荡出所希望的频率。最好是，用于该VCO的振荡信号分频的频率约数可被设置成使该合成器振荡出一个低于所希望频率的频率的频率约数。当该振荡频率变成接近于所希望的频率时，该频率约数被设置成能使该合成器振荡出所希望频率的频率约数。在这种频率约数变化中的同步是由实验予先获得的，并且这样一来能降低过调和迅速地锁定到该所希望的频率。在上述实施例中，在频率变化约数中同步的频率数据213是基于该环路的一个响应特征通过计算而获得或予先通过实验而获得的，并且被存贮在在座器12中。
图3示出了在根据本发明的PLL频率合成器中与该频率约数变化时该振荡频率和时间之间的关系。
参见图3，由实线所指明的曲线30表示在图2中所示的电压控制振荡器5的振荡频率。由虚线所述指明的曲线31表示在频率约数n1情况下的振荡频率，这样情况下该PLL频率合成器输出一个所希望的频率f2直接送到该可变分频器。由点划线所指明的曲线32表示在频率约数n2情况下的振荡频率，在这样情况下该PLL频率合成器直接向可变分频器输出一个低于该所希望频率的频率f3。曲线31和32分别表明当重复该过调时其振荡频率会聚于一个相应于被指向的频率约数的频率。
现在再来说明该振荡频率从f1变到f2时的情况。在上述实施例中，该频率约数首先置为频率约数n2，如曲线32所示，并且该振荡频率的轨迹与曲线32的轨迹是相同的。在时间t1当振荡频率变为f4时，该频率约数则由n2变为n1。其结果是，该频率迅速地稳定地在所希望的频率f2，与曲线31相比较其过调得以降低。频率f4被存贮在存储器12之中作为相应于该振荡频率f2的数据频率。也就是说，用于改变使频率f1的该频率约数是同步的频率f4是通过实验或类似方法而予先获得的，并且相应于表示振荡频率f2的数据信号而将频率f4存贮在存储器12中。类似地，用于改变相应于每个振荡频率的该频率约数是同步的频率是予先被存贮在存储器12中的。当表明该振荡频率f2的数据信号208被送至控制器13时，该算术运自单元13将表示频率约数n2的第一控制信号207送到可分频器6。计数器9对振荡频率计数并将该计数值211送到寄存器10。寄存器10将相应于该计数值(即表示该振荡频率的数据212)的数据送到数据比较器。在接收表明该振荡频率f2的数据信号208的情况下，存储器12向数据比较器11发送表示频率f4的频率数据213。数据比较器11将该频率数据213与数据212相比较。换句话说，数据比较器11检测是否该振荡频率变为f4。当该振荡频率变为f4时，数据比较器11将一致信号214馈送到控制器13。响应于这个信号，控制器13发送表明该频率约数n1的第一控制信号207。
图4示出了该控制器13的操作流程图。
在接收用来将频率由f1变为f2的数据信号208时(步骤s401)，控制器13计算相应于数据信号208的第一频率约数n2并将表明第一频率约数的第一控制信号207送到可变分频率器6(步骤s402)。如上所述，这样使频率低于所希望频率的频率约数的第一频率约数被输出。当予置的时间t有误时，(步骤s403)，复位信号209和第二控制信号210被分别送到计数器9和寄存器10(步骤s404)。接着，当该数据比较器11馈送了一致信号214时(步骤s405)，用来输入一个所希望频率的第二频率约数n1被计算，并且表示第二频率约数的第一控制信号207被送到可变分频器6(步骤s406)。
图5示出了本发明另一个实施例的方框图。如图5所示，与图2中的实施例不同的是在控制电路16中设置了可变分频器8。由于其它的构成与图2中的实施例是基本相同的，为了避免重复起见，将省略其操作的说明。可变分频器8根据来自控制器13的第三控制信号215对振荡信号202的频率分频并向该计数器9输出如同第三分频信号216这样的分频信号。最好是，来自可变分频器8的第三分频信号216的频率可高于来自可变分频器6的第一分频信号203的频率。
按照这种操作，在计数器9中的计数数量可被减少。因而该计数9由一个其最大计数数量小的计数器所构成。所以减轻了计数器9的负担。
图6是本发明的另外一个实施例的方框图。和图2中所示实施例不同的是在图6所示的实施例中设置了存储器14，并且存储器12是由控制器13来控制的。在该PLL频率合成器的锁定操作中过调的变化取决于来自PLL频率合成器被转换之前和之后的频率输出的两个频率间的差别。该频率数据213按照该差别而变化。在转换之前的频率通过控制器13以这样一种方式存储在存储器14中，即可变分频器6的频率约数可在最佳同步时被转换。控制器13获取转换前后的频率间的差别并根据这个频率差来寻求用来转换可变分频器6的频率约数的同步。控制器13计算该差值以及自存储器12提供给数据比较器11的频率。存储器12输出由控制器13寻址的频率数据。然后控制器13计算可变分频器6的频率的约数。这种操作可降低在锁定操作中的过调。
图7示出了一个本发明的进一步的实施例的方框图。图7中的实施例与图5中所示实施例的不同之处是由可写入数据的存储电路15替代了存储电路12。参见图7，来自存储器15的频率数据213依据该可变分频器8的一个最佳第三分频信号216而被控制。就是说，用来在数据比较器11中进行比较的基准的频率数据213可以改变。按照这种操作，根据该数据信号213，该控制器13可以改写用来在数据比较器11中进行比较的基准的频率数据213。这样来执行恰如其分的比较。
在上述实施例中，一个可使该合成器输出一个低于所希望的频率的频率约数被送到可变分频器，并且当振荡频率变为一个预定频率时一个相应于所希望频率的频率约数被指明给该可变分频器6。
但是，在本发明中，在设置了一个用来表明一个低于所希望频率的频率的频率约数之后，该振荡频率可以恒定地被监视，并且当该振荡频率达到一个稍低于一个所希望频率的频率时刻频率约数可改变。
在上述实施例中，虽然该振荡频率是从一个低频向一个高频变化的，但该振荡频率也可从一个高频向一个低频率变化。在这种情况下，首先选择高于希望频率的频率。
另外，当该振荡频率达到来自存储电路的频率数据时用来改变该频率的同步并不限制于该第一时间，它也可被设置成第二时间或其它时间。
根据本发明，如上所述能够进行稳定的频率锁定操作。另外，由于抑制了该振荡频率的过调，因而该频率可高速变化。
虽然结合特定的实施例对本发明进行了描述，但本技术领域的普通技术人员在不超出本发明的精神的范围的前题下可对本发明进行若干变型、修改和具体化。

Claims (5)

1．一种PLL频率合成器，包括：
一个电压控制振荡器(5)，用于输出一个具有相应于一个控制信号(201)的电压的振荡频率的振荡信号(202)；
一个可变分频器(6)，用于通过一个可变频率约数(207)对所述振荡信号的频率分频，以提供一个第一分频信号(203)；
一个基准频率振荡器(1)，用于提供一个具有基准频率的基准信号(204)；
一个固定分频器(2)，用于通过一个基准频率约数对所述基准信号的频率分频，以提供一个第二分频信号(205)；
一个相位比较器(3)，用于将所述第一分频信号与所述第二分频信号进行比较，以检测出一个其间的相位差并提供一个相应的相位差电压信号(206)；
一个环路滤波器(4)，用于对所述相位差信号进行滤波以提供所述控制信号；和
一个控制电路(16)，在所述可变频率约数从一个第一值改变到一个第二值的情况下，该控制电路首先将所述可变频率约数从所述第一值改变到所述第一值和第二值的一个中间值，然后从所述中间值改变到所述第二值，
其特征在于，
所述基准频率约数具有一个固定值；
所述控制电路包括一个用于检测所述振荡信号的频率的频率检测器(9,10,11,12)和根据被检测的所述振荡信号的频率来改变所述可变频率约数的控制装置(11,12,13)；和
当所述被检测的频率达到一个预定的频率(f4)时，所述控制装置可决定将所述可变频率约数从所述中间值改变到所述第二值。
2．根据权利要求1所述的频率合成器，其特征在于，当所述被检测的频率首先达到所述预定频率时，所述控制电路可决定将所述频率约数从所述中间值改变到所述第二值。
3．根据权利要求1所述的频率合成器，其特征在于，所述频率检测器还包括一个第二可变分频器(8)，用于在将所述振荡信号提供给所述计数器之前通过一个小于提供给首次所述的可变分频器的所述频率约数的频率约数将所述振荡信号分频。
4．根据权利要求1所述的频率合成器，其特征在于，所述预定的频率确定为在所述第一值和所述第二值之间。
5．根据权利要求1所述的频率合成器，其特征在于，所述预定的频率是由转换操作之前和之后的频率输出的两个频率(f1,f2)间的差别决定的。
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CA (1) CA2148896A1 (zh)
DE (1) DE69501752T2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101414820B (zh) * 2007-10-17 2011-04-06 中兴通讯股份有限公司 一种数字频率合成及同步电路

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL120223A0 (en) * 1997-02-14 1997-06-10 D S P C Israel Ltd Method and system for controlling frequency
US6215834B1 (en) * 1997-08-04 2001-04-10 Motorola Inc. Dual bandwidth phase locked loop frequency lock detection system and method
US6345079B1 (en) * 1997-10-29 2002-02-05 Victor Company Of Japan, Ltd. Clock signal generation apparatus
US6037821A (en) * 1998-05-28 2000-03-14 General Electric Company Digital programmable clock generator with improved accuracy
EP1030453A1 (en) * 1999-01-20 2000-08-23 Sony International (Europe) GmbH A method for reducing transition time in a PLL frequency synthesizer having a programmable frequency divider
DE19947095A1 (de) * 1999-09-30 2001-05-03 Siemens Ag Vorrichtung zur Synchronisierung des Rahmentaktes in Einheiten/Knoten datenübertragender Systeme
JP2003133972A (ja) * 2001-10-29 2003-05-09 Fujitsu Ltd 無線送信機を有する電子装置
GB2409383B (en) 2003-12-17 2006-06-21 Wolfson Ltd Clock synchroniser
CN1992530B (zh) * 2005-12-29 2011-03-30 上海贝岭股份有限公司 一种简易的脉冲插值方法及装置
EP1988634B1 (en) * 2006-02-24 2013-11-27 Nihon Dempa Kogyo Co., Ltd. Pll circuit
JP4850959B2 (ja) * 2009-06-12 2012-01-11 日本電波工業株式会社 Ｐｌｌ回路
US8686805B2 (en) * 2009-09-29 2014-04-01 Telefonaktiebolaget L M Ericsson (Publ) Oscillator, a frequency synthesizer and a network node for use in a telecommunication network
US8612794B2 (en) 2009-12-03 2013-12-17 Casio Electronics Manufacturing Co., Ltd. Clock signal generating device and electronic device
JP5056886B2 (ja) * 2010-03-29 2012-10-24 カシオ電子工業株式会社 クロック信号生成装置及び電子装置
RU2460209C1 (ru) * 2011-02-07 2012-08-27 Государственное образовательное учреждение высшего профессионального образования Московский технический университет связи и информатики (ГОУ ВПО МТУСИ) Устройство измерения задержки сигналов точного времени в каналах связи
CN102412836B (zh) * 2011-09-30 2013-03-27 杭州电子科技大学 一种双可编程减法分频器
CN106209089A (zh) * 2016-08-02 2016-12-07 中国电子科技集团公司第三十八研究所 一种单环路分频式宽带锁相频率合成器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4516083A (en) * 1982-05-14 1985-05-07 Motorola, Inc. Fast lock PLL having out of lock detector control of loop filter and divider
EP0461358A1 (en) * 1990-06-15 1991-12-18 Mitsubishi Denki Kabushiki Kaisha Frequency synthesizer

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4745371A (en) * 1985-08-02 1988-05-17 Libera Developments Limited Phase-locked digital synthesizer
EP0214931B1 (fr) * 1985-08-28 1989-08-02 Tornos-Bechler SA Fabrique de Machines Moutier Dispositif d'entraînement pour tour automatique
JPH03214925A (ja) * 1990-01-19 1991-09-20 Fujitsu Ltd Ｐｌｌシンセサイザ回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4516083A (en) * 1982-05-14 1985-05-07 Motorola, Inc. Fast lock PLL having out of lock detector control of loop filter and divider
EP0461358A1 (en) * 1990-06-15 1991-12-18 Mitsubishi Denki Kabushiki Kaisha Frequency synthesizer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101414820B (zh) * 2007-10-17 2011-04-06 中兴通讯股份有限公司 一种数字频率合成及同步电路

Also Published As

Publication number Publication date
EP0682413B1 (en) 1998-03-11
DE69501752D1 (de) 1998-04-16
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US5661440A (en) 1997-08-26
EP0682413A1 (en) 1995-11-15
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AU693863B2 (en) 1998-07-09
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DE69501752T2 (de) 1998-07-02

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