CN1035584C - 控制锁相环的环路带宽的设备和方法 - Google Patents

控制锁相环的环路带宽的设备和方法 Download PDF

Info

Publication number
CN1035584C
CN1035584C CN94191188A CN94191188A CN1035584C CN 1035584 C CN1035584 C CN 1035584C CN 94191188 A CN94191188 A CN 94191188A CN 94191188 A CN94191188 A CN 94191188A CN 1035584 C CN1035584 C CN 1035584C
Authority
CN
China
Prior art keywords
frequency signal
loop bandwidth
pll
indication
phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN94191188A
Other languages
English (en)
Other versions
CN1117775A (zh
Inventor
史蒂文·F·吉利
珍妮·H·科斯伊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of CN1117775A publication Critical patent/CN1117775A/zh
Application granted granted Critical
Publication of CN1035584C publication Critical patent/CN1035584C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/10Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1075Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00Oscillators
    • Y10S331/02Phase locked loop having lock indicating or detecting means

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

在锁相环(PLL)(308)中,边沿接近检测器(302)识别相位误差、基准频率信号(115)的相位和输出频率信号(116或117)的相位差的指示是所期望的还是所不期望的。当相位误差被识别为所期望时,计数器(301)确定在第一预定时间期间(412)中相位误差的变化率,提供基准频率信号(206)的频率与输出频率信号(116或117)的频率之间的频率误差的指示,和环路带宽调整器(310)响应于频率误差(306)的指示控制PLL(308)的第一和第二环路带宽状态之间转变。当相位误差被识别是不期望时,PLL(308)以第二环路带宽状态操作。本发明有利地提供精确确定什么时候改变PLL(308)的环路带宽。

Description

控制锁相环的环路带宽的设备和方法
本发明涉及无线通信收发信机,具体涉及控制锁相环的环路带宽的设备和方法。
图1举例示出一种常规的无线通信收发信机(下文称为“收发信机”)100的方框图。收发信机100能使移动式便携用户单元例如通过在无线通信系统(未示出)中的射频(RF)信道与基站(未示出)通信。然后基站提供与陆线电话系统(未示出)和其他用户单元通信。具有收发信机100的用户单元的一个例子是蜂窝无线电话机。
图1的收发信机100一般包括天线101、双工滤波器102、接收机103、发送机105、基准频率信号源107、接收(RX)锁相环(PLL)频率合成器108、发送(TX)PLL频率合成器109、处理器110、信息源106和信息汇集器104。
收发信机100的各方框的互联及其操作描述如下。天线101从基站接收RF信号119,由双工滤波器102进行滤波产生在线111上的RF接收信号。双工滤波器102提供频率选择性,分开在线111上的RF接收信号和在线113上的RF发送信号。接收机103被耦合用以接收线111上的RF接收信号,并进行操作以在线112上产生用于信息汇集器104的接收的基带信号。RF信号源107在线115上提供基准频率信号。RX PLL频率合成器108被耦合用以接收线115上的RF信号和数据总线118上的信息,和进行操作在线116上产生接收机调整信号,调谐接收机103到一个特定的信道。同样,TX PLL频率合成器109被耦合用以接收在线115上的RF信号和数据总线118上的信息,和进行操作在线117上产生收发信机调谐信号,调谐发送机105到一个特定的RF信道。处理器110经由数据总线118控制RX PLL频率合成器108、TX PLL频率合成器109、接收机103和发送机105的操作。信息源106在线114上产生基带发送信号。发送机105被耦合用以接收线114上的基带发送信号和进行操作在线113上产生RF发送信号。双工滤波器102滤波线113上的RF发送信号,以便由天线101作为RF信号120辐射出去。
例如在蜂窝无线电话系统中的RF信道包括话音和信令信道,在基站和用户单元之间发送和接收(下文称为“收发”)信息。话音信道被分配用于收发话音信息。信令信道,也称为控制信道被分配用于收发数据和信令信息。通过这些信令信道,用户单元得以接入蜂窝无线电话系统和分配一个话音信道以便与陆线电话系统进一步通信。在蜂窝无线电话系统中,在信令信道上能够收发宽带数据,信令信道的频率间隔可能是话音信道频率间隔的许多倍。
在一些蜂窝无线电话系统中,收发信机100和基站断续地在信令信道上收发它们之间的信息。例如,一种这样的系统利用时分多址(TDMA)信令方法同步该断续的信息。在这种类型的系统中,在收发信机100调谐到该信令信道的全部时间期间保持收发信机100全供电,在当没有接收信息时的那些时间期间,不必要地消耗收发信机的电池。因此,当收发信机没有收发信息时,收发信机100的各部分可以断电,以延长电池的寿命。具体地说,当信号质量好到足以不需要重新接收相同的信息时,收发信机100的各部分可以断电,以延长电池的寿命。收发信机100在其接收操作期间的断续地通电和断电即选通和阻断称为操作的不连续接收(DRx)模式。在操作的DRx模式中,收发信机100的快速选通和阻断产生电池寿命的最大节约。
图2例举表示用于图1的收发信机100的常规锁相环(PLL)频率合成器的框图。图2的PLL频率合成器的一般结构对于PXPLL频率合成器108和TX PLL频率合成器109两者是相同的。
图2的PLL频率合成器108或109为了便于讨论的目的一般包括基准分频器201和PL L212。PLL212一般包括相位检测器202、环路滤波器203、压控振荡器204和环路分频器205。基准分频器201接收在线115上的基准频率信号。
PLL频率合成器108或109的各方框的互联描述如下。相位检测器202被耦合用以接收在线206上的分频的基准频率信号和线209上的反馈信号,和进行操作在线207上产生相位误差信号。环路滤波器203被耦合用以接收相位误差信号207和进行操作在线208上产生滤波的信号。压控振荡器204被耦合用以接收线208上的滤波的信号和进行操作在线116或117上产生输出频率信号。环路分频器205被耦合用以接收线116或117上的输出频率信号,和进行操作在线209上产生反馈信号。环路分频器205和基准分频器201经由数据总线118接收编程信息。
PLL频率合成器108或109的操作描述如下。PLL212是在线116或117上产生与线115上的基准频率信号相同步的一个输出频率信号的电路。当线116或117上的输出频率信号的频率具有与线115上的基准频率信号的频率的预定频率关系时,线116或117上的输出频率信号被同步到或“锁定”到线115上的基准频率信号上。在锁定状态下,通常PLL212提供在线115上的基准频率信号与在线116或117上的输出频率信号之间的一个恒定相位差。该恒定相位差可以为包括零在内的任何期望值。如果这个信号的期望的相位差中产生一个偏差,即如果由于例如或者线115上的基准频率信号的频率,或者经由数据总线118的PLL可编程参数的变化产生线207上的相位误差,PLL试图调整线116或117上的输出频率信号的频率迫使线207上的相位误差趋于零。
PLL频率合成器108和109可以根据线116或117上的输出信号频率与线115上的基准频率信号频率的预定频率关系被分类属于至少两类中的一类。第一类分类为“整数分频”PLL频率合成器,其中线116或117上的输出频率信号和线115上的基准频率信号之间的关系是整数。第二类分类为“分数分频”PLL频率合成器,其中线116或117上的输出频率信号和线115上的基准频率信号之间的关系是包括整数和分数的非正数的有理数。
PLL的特征在于环路带宽。在某些应用中,在某些条件下,例如,当线115上的基准频率信号的频率变化时,或当经由数据总线118的PLL的可编程参数变化时,希望改变PLL的环路带宽。适当地改变环路带宽有益地提供较短的锁定时间、改善噪声和较低的寄生信号。
变化PLL212的环路带宽所存在的问题包括确定什么时候改变环路带宽。确定什么时候改变环路带宽直接影响PLL212达到期望的锁定条件所要求的时间。一般希望PLL212快速地达到其锁定条件。如果PLL212没有快速达到锁定条件,可能产生噪声或可能丢失信息。
确定什么时候改变PLL212的环路带宽的一种现有技术的解决办法是在一个预定的时间上改变环路带宽。这种方法的缺点是这个预定的时间不总是对应于PLL212达到其期望的锁定条件所要求的最佳时间,因为该预定时间与PLL212的状态没有关系。
确定什么时候改变PLL212的环路带宽的另一种现有技术的解决方案是根据线207上的瞬间相位误差改变环路带宽。这种方法的缺点是线207上的瞬间相位误差并不是在所有时候都完全描述PLL212的状态。
据此,现在需要用于控制PLL的环路带宽的一种改进的设备和方法,该设备和方法有利地提供精确地确定什么时候改变PLL的环路带宽。
图1示出一种常规的无线通信收发信机的方框图。
图2示出用于图1的无线通信收发信机的一种常规锁相环锁频率合成器的方框图。
图3示出按照本发明的锁相环的方框图。
图4示出按照本发明所示的图3的锁相环的环路带宽控制器中数字信号的定时图。
图5示出描述按照本发明的图3的锁相环计数器值与图3的锁相环环路带宽值之间的关系图。
图6示出描述按照本发明的图3的锁相环的控制环路带宽的各个步骤的流程图。
利用本发明的控制PLL环路带宽的改进的设备和方法基本上满足了上述的需要。按照本发明,该设备和方法识别相位误差,识别PLL的基准频率信号的相位与输出频率信号的相位之间的差的指示是所期望的还是所不期望的。当该设备和方法识别相位误差为所期望时,该设备和方法在第一预定时间期间确定相位误差的变化率,提供在基准频率信号的频率与输出频率信号的频率之间的频率误差的指示;和响应该频率误差的指示控制PLL的第一和第二环路带宽状态之间的转变。当该设备和方法识别相位误差为不期望时,PLL以第二环路带宽状态操作。本发明有益地提供精确确定什么时候改变PLL的环路带宽。
参照图3-6更为全面地描述本发明,其中图3示出按照本发明的锁相环308的方框图。PLL308除了一个新颖的设备300及其相关的操作方法外具有与现有技术的PLL212相同的结构和以同样的方式操作。因此,在本发明的优选实施例中,新颖的PLL308取代了用于收发信机100中的RX.PLL频率合成器108或TX PLL频率合成器109的现有技术的PLL212。在PLL设计及应用技术领域中的普通技术人员可以发现无线通信领域之内或之外的该新颖的PLL308的其他应用。
该新颖的PLL电路308一般包括:相位检测器202,环路滤波器203、压控振荡器(VCO)204、环路分频器205和环路带宽控制器300。单独地讲,相位检测器202、环路滤波器203、压控振荡器204和环路分频器205一般是本技术领域公知的;因此除了便于理解本发明外将不对其进一步讨论。按照本发明新颖的环路带宽控制器300参照图3-6将在下面予以描述和说明。
新颖的PLL308除新颖的环路带宽控制器300以外可以利用例如Motorola公司Mc145170PLL频率合成器和Motorola公司MC1648压控振荡器实现。环路滤波器205例如可以利用标准的电阻电容按照公知的滤波器设计技术实现。
一般来说,新颖的PLL308按下述方式操作。新颖的PLL308根据一个基准频率信号产生输出频率信号。输出频率信号和基准频率信号以频率和相位为特征。相位误差是基准频率信号的相位和输出频率信号的相位之间的差的指示。PLL工作在第一环路带宽状态下以保持输出频率信号基本上在基准频率信号指示的频率上,和工作在第二环路带宽状态下集中输出频率信号到基准频率信号指示的频率上。
形成新颖的PLL308的新颖的环路带宽控制器300与常规的PLL环路212之间的互连如下。环路带宽控制器300被耦合用以接收线206上的分频的基准频率信号、线209上的反馈信号和线116或117上的输出频率信号。新颖的环路带宽控制器300在线309上产生环路带宽调整信号,该信号被耦合到环路滤波器203。
环路带宽控制器300还包括边沿接近检测器302、计数器301、PLL环路带宽调整器310和选择保持电路303。单独地讲,边沿接近检测器302、计数器301、PLL环路带宽调整器310和选择保持电路303在现有技术中是公知的,因此这里无需再加以描述,除非为了容易理解本发明时可能是必要的。边沿接近检测器302、计数器301、PLL环路带宽调整器310和选择锁存电路303的组合当用于图3的新颖的PLL308中被认为是新颖的和将在下面进一步详细描述。
边沿接近检测器302和保持电路303可以例如利用标准逻辑单元实现。这些逻辑单元按照公知的逻辑设计技术可以包括,例如Motorola的与非门MC74HC00、或非门MC74HC02,和D触发器MCV74H74。计数器301例如可使用常规计数器如MotorolaMC74HC173实现。PLL环路带宽调整器310按照公知的设计技术可以利用标准电阻与电容和利用诸如Motorola  MC74HC4066的标准模拟乘法器实现。
新颖的环路带宽控制器300各方框之间的互联描述如下。边沿接近检测器302被耦合用以接收线206上的分频的基准频率信号和线209上的反馈信号,和进行操作在线304上产生计数器复位信号。计数器301被耦合用以接收线206上的分频的基准频率信号和线304上的计数器复位信号,和进行操作在线306上产生计数值和线307上产生计数值指示。选择保持电路303被耦合用以接收线307上的计数值的指示和线311上由处理器110产生的保持启动信号,和进行操作在线305上产生用于计数器301的保持信号。
新颖的环路带宽控制器300的操作描述如下。按照本发明,边沿近似检测器及其相关方法识别相位误差、PLL308的分频的基准频率信号206的相位与输出频率信号116或117的相位之差的指示是所期望的还是所不期望的。当边沿接近检测器301识别相位误差为所期望时,计数器301及其相关的方法确定在第一预定时间期间的相位误差的变化率,提供分频的基准频率信号206的频率与输出频率信号116或117的频率之间的频率误差的指示;和响应该频率误差的指示环路带宽调整器310控制PLL的第一和第二环路带宽状态之间的变换。当边沿接近检测器302识别相位误差为所不期望时,环路带宽调整器310以第二环路带宽状态操作PLL。
新颖的环路带宽控制器300的目的是指示该环路有多么接近于被锁定。当环路达到接近锁定时,不同的环路带宽状态可以期望集中在线116或117上的输出频率信号到线206上的分频的基准频率信号上。
新颖的环路带宽控制器300提供比现有技术好的带宽控制,因为它提供更精确的频率误差指示以便控制环路带宽。
在本发明的范围内,可以实现新颖的环路带宽控制器300与常规的PLL212之间的另外一种互联以便形成新颖的PLL308。边沿接近检测器302可以按另外一种方式耦合以便接收线207上来自相位检测器202的相位误差信号,替代分频的基准频率信号206和环路反馈信号209。计数器301可按另外一种方式耦合用以接收线209上的反馈信号,替代基准频率信号206。PLL环路带宽调整器的输出309可以按照公知的设计技术以另外一种方式与PLL308的另外单元耦合用以调整环路带宽。
按照本发明的优选实施例,相位误差识别器是利用一个边沿接近检测器对应于第二预定时间期间进行操作,检测基准频率信号的相位指示与输出频率信号的相位指示的边沿接近来实现的。边沿接近检测器提供的优点是精确的相位误差测量不要求控制环路带宽,而且仅仅是相位误差需要程度的指示。另外,当线207上的相位误差小时,即当PLL308接近于锁定时,实现线207上的相位误差信号的数字处理是困难的。
按照本发明的优选实施例,第二预定时间期间是输出频率信号116或117的频率倒数的函数。利用输出频率信号116或117的频率倒数是由于输出频率信号的频率是PLL308中的最高可用频率,导致确定频率误差的最佳分辨率。
按照本发明的优选实施例,变化率确定器301是利用计数器301进行操作计数识别为所期望的相位误差的连续出现来实现的。由于方便地提供确定相位误差的变化率的数字装置,所以利用计数器301。另外,变化计数器301的长度有利地改变了环路带宽控制器300的分辨率。
按照本发明的优选实施例,第一预定时间期间或者是分频的基准频率信号206或者是输出频率信号116或117的频率的倒数的函数。由于第一预定时间期间应当比第二预定时间期间长,所以第一预定时间期间或者是分频的基准频率信号206或者是输出频率信号116或117的频率的倒数的函数。第一和第二预定时间期间之间的比愈大,环路带宽控制器300的分辨率愈好。
按照本发明的优选实施例,环路带宽调整器310响应频率误差306的指示通过在PLL308的第一和第二环路带宽状态之间另外一种选择控制该变换。
另外一种情况,环路带宽调整器响应频率误差的指示,通过改变PLL的第二环路带宽状态的环路带宽值控制该变换。
按照本发明的优选实施例,当转换环路带宽时在可能产生不希望的瞬态信号的应用场合,选择保持电路303有益地防止第一和第二环路带宽状态之间的振荡。
图3的PLL308正如在现有技术所公知的那样,可能还包括一个电荷泵(charge pump)和一个预定标器(两者都未示出)。预定标器可能用于线116或117的反馈通路中的VC0204与环路分频器205之间,允许较高的环路分频器205从VC0204接收较高的输入频率。电荷泵将用在相位检波器202的输出端,为PLL308提供高的直流环路增益。
图4是表示按照本发明的图3锁相环308的环路带宽控制器300中数字信号的定时图。该定时图表示分频的基准信号206、反馈信号209、输出频率信号116或117和计数器复位信号304。
基准信号206具有上升沿402、403、404和405。反馈信号209具有上升沿406、407、408和409。计数器复位信号304确定对图3的计数器301的复位信号。当计数器复位信号304为高电位时,计数器301被复位。VCO输出频率信号116或117的周期确定第二预定时间期间401,在该期间检查分频的基准信号206和反馈信号209的上升沿的边沿接近。
当分频的基准信号206和反馈信号206的上升沿被确定在第二预定时间期间401之内时,相位误差被认为是期望的。当分频的基准信号206和反馈信号209的上升沿之一被确定为不在第二预定时间期间401之内,相位误差被认为是不希望的。换句话说,第二预定时间期间401提供一个比较相位误差期望性的阀值。
在时间t1,上升沿402和406被确定不是边沿接近,因为上升沿402和406未落在第二预定时间期间401中。在这种条件下,计数器301在计数器复位信号304的上升沿410被复位。
在时间t2,上升沿403和407被确定是边沿接近,因为上升沿403和407落入第二预定时间期间401中。在这种条件下,计数器复位信号304保持低电平,这样计数器301不被复位,以致于计数器301被上升沿403锁定。
在时间t3,上升沿404和408也被确定是边沿接近,因为上升沿404和408落入第二预定时间期间401中。这里计数器301再次被上升沿404锁定。作为由两个上升沿403和404锁定的结果,计数器301的值现在是2。因此,计数器301计数被认为是边沿接近的分频的基准频率信号206和反馈信号209的上升沿的连续出现。计数器301在第一预定时间期间412确定相位误差的变化率,在图3的线306上提供分频的基准频率信号206的频率和输出频率信号116或117的频率之间的频率误差指示。
在时间t4,上升沿405和409不被确定为边沿接近,因为上升沿405和409未落入第二预定时间期间401中。在这种条件下,计数器301在计数器复位信号304的上升沿411被复位。
图5示出描述按照本发明的如曲线502所示的图3的环路带宽控制器300的计数器值与如曲线501所示的图3的锁相环环路带宽值之间的关系图。
在时间t0,计数器的值502从0开始和代表高环路带宽的环路带宽值501从4开始。在分频的基准频率信号206和反馈信号209的边沿接近条件下,在如图4所示的从t2开始的第二预定时间期间401期间,图5中的计数器的值502在t1增加为值1。因为计数器301被分频的基准信号206以1/Fr速率锁定,它的计数在t2、t3等直至t7递增1。
环路带宽501的值可能具有对于环路带宽控制器300的计数器值502的许多期望的可替代关系,但是这里表示出随着计数器值502的递增具有环路带宽值501单调递减的关系。环路带宽值501表示为在时间t3降低为值3,进一步在时间t5降低为值2,进一步在t7降低到值1,和在t7以后保持值1。
在时间t8以后,计数器值502的替代曲线以504表示,响应非边沿接近条件,诸如图4所表示的从时间t1开始的第二预定时间期间401该曲线中计数器值504在时间t8下降到0。在图5中,环路带宽值501的替代曲线503表示对于替代计数器值曲线504的响应。在这个响应中,由于分频的基准频率信号206和反馈信号209不再是边沿接近,环路带宽值在时间t8增加到4。
应当清楚,计数器301可能或者如图5所示的递增计数器,或者在另一种情况下,是一个递减计数器,只要环路带宽调整器301变换计数为环路带宽调整的正确极性,以致于当计数器被锁定时,环路带宽一般递减。
下面的讨论提供一个实际例子说明在PLL开环条件下如何利用本发明计算频率误差。在计数器301由一个非边沿接近指示304复位之前,输出频率信号116或117上的稳态频率误差可以直接与计数器值502的最大值有关。
输出频率信号116或117的时间周期是1/(N×Fv),其中N是环路分频器205的值。当Fr和Fv的边沿出现时间彼此靠近小于二分之一输出频率信号116或117的周期时的条件下,这是边沿接近检测器302的总时间窗口宽度401。这是用于边沿接近检测器302的时间窗口宽度,但其他窗口宽度也是可以的。
由基准频率信号206的周期1/Fr除窗口周期1/(N×Fv)给出在相位检测器202的误差频率相对于基准频率信号206的频率的比率。以Fr乘这个结果,给出Fr2/(N×Fv),在相位检测器202的输入端的频率误差为在一个时间周期1/Fr中的时间增量1/(N×Fr)中越过Fr的Fv的滑动。
对于计数器301达到其最终计数值,比如说C,在相位检测器202的输入端的频率误差必须小于Fr2/(C×N×Fc)。从相位检测器202的输入端变换这个频率误差到环路分频器205的输入端给出与N无关的Fr2/(C×Fv)。对于在Fr近似等于Fν,诸如在几乎锁定条件下,在输出频率信号116或117上的频率误差近似为Fr/C。如果具有P值的选择的预定标用于输出频率信号116或117与环路分频器205之间,则在输出频率信号116或117的误差近似为(Fr2×P)(C×Fv)。
对Fr=1MHz和C=250的例子,当计数器达到最终计数时,稳态条件下输出频率信号116或117的误差将为1MHz/250=4KHz。
图6表示描述控制按照本发明的图3的锁相环308的环路带宽步骤的流程图。流程图在步骤601开始。在步骤602,边沿接近检测器302识别相位误差,在基准频率信号115的相位与输出频率信号116或117的相位之间的差的指示为或者是期望的或者不是期望的。当在步骤602相位误差被识别为期望的,在步骤604,计数器301在第一预定时间期间412中确定相位误差的变化率,提供分频的基准频率信号206的频率与输出频率信号116或117的频率之间的频率误差306指示;和在步骤605,环路带宽调整器310响应于频率误差306的指示,控制PLL308的第一和第二环路带宽状态之间的转变。在步骤602,当相位误差被识别为不是期望时,在步骤603,PLL308以第二环路带宽状态操作。
据此,本发明有利地提供精确确定什么时候改变PLL308的环路带宽的一种设备和方法300。这种优点和其他优点一般是由一种设备和方法提供的。它识别相位误差、PLL的基准频率信号的相位与输出频率信号的相位之间的差的指示为或者是期望的或者不是期望的。当该设备和方法识别相位误差为期望时,该设备和方法在第一预定时间期间中确定相位误差变化率,提供基准频率信号的频率与输出频率信号的频率之间的频率误差的指示;和响应于该频率误差的指示控制PLL的第一和第二环路带宽状态之间的变换。当该设备和方法识别相位误差为不是期望时,PLL以第二环路带宽状态操作。本发明克服了现有技术的问题,例如,产生由不精确地确定什么时候改变PLL的环路带宽引起的噪声或丢失信息。
虽然本发明已经参照其说明性的实施例作了描述,并非试图将本发明限制到这些具体的实施例中。本专业的技术人员将认识到在不脱离按照所附的权利要求书提出的本发明的精神和范围下能够做出各种改变和改进。

Claims (10)

1.一种控制PLL环路带宽的方法,在响应基准频率信号产生输出频率信号的锁相环(PLL)中,输出频率信号和基准频率信号每个都以频率和相位为特征,相位误差是基准频率信号相位与输出频率信号相位之差的指示,PLL以第一环路带宽状态操作以保持输出频率信号基本在基准频率信号指示的频率上,和以第二环路带宽状态操作以便集中输出频率信号到基准频率信号指示的频率上,其特征在于,包括以下步骤:
识别相位误差  是期望的还是不期望的;
当相位误差被识别是期望时,
在第一预定时段确定相位误差对时间的变化率,提供基准频率信号的频率与输出频率信号的频率之间频率误差的指示;和
响应该频率误差指示,控制在PLL的第一和第二环路带宽状态之间变换;和
当相位误差被识别是不期望的时,以第二环路带宽状态操作。
2.按照权利要求1的方法,其特征在于,识别相位误差是期望的还是不期望的步骤还包括以下步骤:
确定有关第二预定时段基准频率信号相位指示与输出频率信号的相位指示的接近性。
3.按照权利要求3的方法,其特征在于,该第二预定时段是输出频率信号的频率倒数的函数。
4.按照权利要求1的方法,其特征在于,确定相位误差对时间的变化率的步骤还包括以下步骤:
对识别相位误差是期望的步骤的连续出现进行计数。
5.按照权利要求1的方法,其特征在于,第一预定时段是基准频率信号或输出频率信号的频率倒数的函数。
6.按照权利要求1的方法,其特征在于,控制步骤还包括以下步骤:
响应频率误差的指示,可替代地在PLL的第一和第二环路带宽之间进行选择。
7.按照权利要求1的方法,其特征在于,控制步骤还包括以下步骤:
响应频率误差的指示,改变PLL的第二环路带宽状态的环路带宽值。
8.一种用于控制PLL环路带宽的设备,在响应基准频率信号产生输出频率信号的锁相环(PLL)中,输出频率信号和基准频率信号每个都以频率和相位为特征,相位误差是基准频率信号相位与输出频率信号相位之差的指示,PLL以第一环路带宽状态操作以保持输出频率信号基本在基准频率信号指示的频率上,和以第二环路带宽状态操作以便集中输出频率信号到基准频率信号指示的频率上,其特征在于,包括以下步骤:
相位误差识别器,进行操作用以识别相位误差是期望的还是不期望的;
变化率确定器,当相位误差被确定是期望的时,进行操作用以确定在第一预定时段的相位误差对时间的变化率,提供基准频率信号频率与输出频率信号频率之间的频率误差指示;和
环路带宽调整器,当相位误差被识别是期望的时,进行操作以响应频率误差的指示,控制PLL在第一和第二环路带宽状态之间变换,和当相位误差被识别是不期望的时,进行操作,使PLL以第二环路带宽状态工作。
9.按照权利要求8的设备,其特征在于,该相位误差识别器还包括:
边沿接近检测器,相对于第二预定时段进行操作,用以检测基准频率信号相位指示与输出频率信号相位指示的接近性。
10.按照权利要求8的设备,其特征在于,进行操作用以确定相位误差对时间的变化率的变化率确定器还包括:
进行操作以便计数相位误差被识别为所期望的连续出现次数的计数器。
CN94191188A 1993-12-17 1994-11-21 控制锁相环的环路带宽的设备和方法 Expired - Fee Related CN1035584C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/145,841 US5703539A (en) 1993-12-17 1993-12-17 Apparatus and method for controlling the loop bandwidth of a phase locked loop
US08/145,841 1993-12-17

Publications (2)

Publication Number Publication Date
CN1117775A CN1117775A (zh) 1996-02-28
CN1035584C true CN1035584C (zh) 1997-08-06

Family

ID=22514794

Family Applications (1)

Application Number Title Priority Date Filing Date
CN94191188A Expired - Fee Related CN1035584C (zh) 1993-12-17 1994-11-21 控制锁相环的环路带宽的设备和方法

Country Status (13)

Country Link
US (1) US5703539A (zh)
JP (1) JP3297052B2 (zh)
KR (1) KR100197360B1 (zh)
CN (1) CN1035584C (zh)
AU (1) AU1257795A (zh)
BR (1) BR9405762A (zh)
CA (1) CA2154489C (zh)
DE (2) DE4499899C2 (zh)
FR (1) FR2714241B1 (zh)
GB (1) GB2290186B (zh)
SE (1) SE9502844L (zh)
SG (1) SG43792A1 (zh)
WO (1) WO1995017043A1 (zh)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2313001B (en) * 1996-05-07 2000-11-01 Nokia Mobile Phones Ltd Frequency modulation using a phase-locked loop
DE59702398D1 (de) * 1996-07-22 2000-11-02 Siemens Ag Phasenregelkreis mit Technologiekompensation
US5867536A (en) * 1997-02-11 1999-02-02 Hittite Microwave Corporation Digital synchronization of broadcast frequency
US6047170A (en) * 1997-07-29 2000-04-04 Honeywell Inc. Automatic squelch control for narrow band AM radio
US6049255A (en) * 1998-06-05 2000-04-11 Telefonaktiebolaget Lm Ericsson Tuning the bandwidth of a phase-locked loop
US6229991B1 (en) * 1998-10-13 2001-05-08 Motorola, Inc. Method of and apparatus for automatic frequency control range extension
US6961314B1 (en) * 1998-10-30 2005-11-01 Broadcom Corporation Burst receiver for cable modem system
US6760316B1 (en) * 1998-10-30 2004-07-06 Broadcom Corporation Method and apparatus for the synchronization of multiple cable modem termination system devices
US7103065B1 (en) * 1998-10-30 2006-09-05 Broadcom Corporation Data packet fragmentation in a cable modem system
EP1125398B1 (en) * 1998-10-30 2008-10-22 Broadcom Corporation Cable modem system
US6327319B1 (en) 1998-11-06 2001-12-04 Motorola, Inc. Phase detector with frequency steering
IT1303868B1 (it) * 1998-11-25 2001-03-01 Italtel Spa Metodo e circuito per trasferire la modulazione angolare di un segnalea frequenza intermedia ad una portante a microonde utilizzando un pll
US6225891B1 (en) 2000-01-07 2001-05-01 Hittite Microwave Corp. Wide-angle, static and positional anticipatory object detection system
US6459253B1 (en) * 2000-09-05 2002-10-01 Telefonaktiebolaget Lm Ericsson (Publ) Bandwidth calibration for frequency locked loop
US7304545B1 (en) 2000-11-30 2007-12-04 Marvell International Ltd. High latency timing circuit
US6732286B1 (en) 2000-11-30 2004-05-04 Marvell International, Ltd. High latency timing circuit
US6614403B1 (en) * 2002-04-01 2003-09-02 Bae Systems Information And Electronic Systems Integration, Inc. Radiation synthesizer receive and transmit systems
US6891441B2 (en) * 2002-11-15 2005-05-10 Zoran Corporation Edge synchronized phase-locked loop circuit
US7042972B2 (en) * 2003-04-09 2006-05-09 Qualcomm Inc Compact, low-power low-jitter digital phase-locked loop
GB2409383B (en) * 2003-12-17 2006-06-21 Wolfson Ltd Clock synchroniser
US20060285618A1 (en) * 2005-06-21 2006-12-21 Ehud Shoor Adaptive phase recovery
US7405633B2 (en) * 2005-07-18 2008-07-29 Tellabs Reston, Inc. Methods and apparatus for loop bandwidth control for a phase-locked loop
US7501900B2 (en) * 2006-05-31 2009-03-10 Intel Corporation Phase-locked loop bandwidth calibration
US7391271B2 (en) 2006-06-22 2008-06-24 International Business Machines Corporation Adjustment of PLL bandwidth for jitter control using feedback circuitry
FR2941113B1 (fr) * 2009-01-15 2011-03-11 St Microelectronics Grenoble 2 Procede de detection du verrouillage d'une boucle a verrouillage de phase et dispositif associe
WO2010113377A1 (ja) * 2009-04-01 2010-10-07 パナソニック株式会社 デジタル周波数/位相ロックドループ
US8433027B2 (en) * 2009-10-08 2013-04-30 Dialog Semiconductor Gmbh Digital controller for automatic rate detection and tracking of audio interface clocks
CN102655817B (zh) * 2009-10-23 2014-11-12 爱芙乐赛制药株式会社 骨紧固线缆用扎紧装置
CN103138753B (zh) * 2011-11-23 2016-08-10 联想(北京)有限公司 调节装置、锁相环、电子设备、带宽调整方法及装置
CN103312321A (zh) * 2012-03-09 2013-09-18 联想(北京)有限公司 带宽调整方法、调节装置、锁相环电路和电子设备
US9473157B2 (en) * 2014-07-24 2016-10-18 Mediatek Inc. Frequency synthesizer with injection pulling/pushing suppression/mitigation and related frequency synthesizing method thereof
CN104158541A (zh) * 2014-08-08 2014-11-19 上海凌阳科技有限公司 一种可调整环路带宽的数字锁相环及其调整方法
TWI605686B (zh) * 2016-12-01 2017-11-11 晨星半導體股份有限公司 鎖相迴路單元的頻寬調整方法與相關的頻寬調整單元及相位回復模組
CN108616274A (zh) * 2016-12-09 2018-10-02 晨星半导体股份有限公司 锁相回路单元的带宽调整方法与相关的带宽调整单元及相位回复模块

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4901033A (en) * 1989-05-01 1990-02-13 Motorola, Inc. Frequency synthesizer with dynamically programmable frequency range of selected loop bandwith

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4156855A (en) * 1978-01-26 1979-05-29 Rca Corporation Phase-locked loop with variable gain and bandwidth
US4513429A (en) * 1981-12-03 1985-04-23 The United States Of America As Represented By The Secretary Of The Air Force Sample data phase locked loop for adaptive doppler tracker
US4535358A (en) * 1982-04-13 1985-08-13 U.S. Philips Corporation Line synchronizing circuit for a picture display devices and picture display device comprising such a circuit
US4745372A (en) * 1985-10-17 1988-05-17 Matsushita Electric Industrial Co., Ltd. Phase-locked-loop circuit having a charge pump
US4752748A (en) * 1987-04-16 1988-06-21 Amdahl Corporation Intelligent phase-locked loop
US4827225A (en) * 1988-06-13 1989-05-02 Unisys Corporation Fast locking phase-locked loop utilizing frequency estimation
US4926141A (en) * 1989-05-01 1990-05-15 Motorola, Inc. Frequency synthesizer with improved automatic control of loop bandwidth selection
US4987373A (en) * 1989-09-01 1991-01-22 Chrontel, Inc. Monolithic phase-locked loop
JP2841693B2 (ja) * 1990-04-19 1998-12-24 日本電気株式会社 Pll周波数シンセサイザ
US5008635A (en) * 1990-06-25 1991-04-16 Motorola, Inc. Phase-lock-loop lock indicator circuit
US5151665A (en) * 1991-02-07 1992-09-29 Uniden America Corporation Phase-lock-loop system with variable bandwidth and charge pump parameters
US5128632A (en) * 1991-05-16 1992-07-07 Motorola, Inc. Adaptive lock time controller for a frequency synthesizer and method therefor
US5126690A (en) * 1991-08-08 1992-06-30 International Business Machines Corporation Phase locked loop lock detector including loss of lock and gain of lock detectors
US5208546A (en) * 1991-08-21 1993-05-04 At&T Bell Laboratories Adaptive charge pump for phase-locked loops

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4901033A (en) * 1989-05-01 1990-02-13 Motorola, Inc. Frequency synthesizer with dynamically programmable frequency range of selected loop bandwith

Also Published As

Publication number Publication date
US5703539A (en) 1997-12-30
GB2290186A (en) 1995-12-13
FR2714241A1 (fr) 1995-06-23
WO1995017043A1 (en) 1995-06-22
DE4499899C2 (de) 2000-11-02
JP3297052B2 (ja) 2002-07-02
GB2290186B (en) 1998-08-05
SE9502844L (sv) 1995-10-17
GB9516177D0 (en) 1995-10-11
SE9502844D0 (sv) 1995-08-16
CA2154489A1 (en) 1995-06-22
KR100197360B1 (ko) 1999-06-15
FR2714241B1 (fr) 1996-07-19
BR9405762A (pt) 1995-11-28
CA2154489C (en) 1999-08-10
AU1257795A (en) 1995-07-03
DE4499899T1 (de) 1995-12-21
CN1117775A (zh) 1996-02-28
SG43792A1 (en) 1997-11-14
JPH08510890A (ja) 1996-11-12

Similar Documents

Publication Publication Date Title
CN1035584C (zh) 控制锁相环的环路带宽的设备和方法
CN1047897C (zh) 锁相环同步电路和方法
US6441691B1 (en) PLL cycle slip compensation
CN1048604C (zh) 响应射频信道间隔,操作锁相环频率合成器的装置和方法
US8165260B2 (en) Loop bandwidth enhancement technique for a digital PLL and a HF divider that enables this technique
CN1516919A (zh) 锁相环周期滑移检测
CN1153350C (zh) 具有频率控制的锁相环
CN1070321C (zh) 锁相环误差抑制电路和方法
CN1160951A (zh) 在通信设备中消除寄生信号干扰的方法和装置
CN1801624A (zh) 频率快速锁定装置、频率合成器以及频率快速锁定方法
CN1068740C (zh) Pll频率合成器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee