JP2019129476A - クロック再生回路 - Google Patents

Abstract

【課題】低消費電力で周波数を判別しロックアップタイムを短くするクロック再生回路を提供する。【解決手段】クロック再生回路は、入力データと再生したクロックの位相差を検出する位相検出器と、Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ（ＰＬＬ）と、ループフィルタと、周波数判別器を備える。周波数判別器は、位相検出器の出力から位相差がおおよそゼロとなるタイミングを検出するゼロクロス検出器と、位相検出器の出力が増加か減少の方向を検出する方向検出器と、入力データが期待値に対し異なることを検出するエラー検出器と、再生したクロックを分周して低速な分周クロックを生成する分周器を備える。周波数判別器は、分周器で生成された分周クロックで動作し、ゼロクロス検出器が位相差ゼロを検出したタイミングで、方向検出器が検出した方向とエラー検出器が検出した結果に基づいて再生したクロックの周波数の高低を判別する。【選択図】図１

Description

本発明は、エンベデッドクロック伝送方式の受信機器におけるクロック再生回路に関する。

画像信号を処理するプロセッサーＩＣと撮像センサー、液晶パネル、外部メモリなどのモジュール間通信には様々な仕様が存在する。シリアルデータ伝送に着目すると、従来から良く用いられてきたのは、クロックとデータを別々に送信するソースシンクロナス伝送方式の信号伝送である。近年は扱うデータ量の増加に伴い、信号の高速化を図るため、クロックが重畳されたデータを送信するエンベデッドクロック伝送方式を用いた信号伝送が用いられることも多い。

そのようなエンデベッドクロック伝送方式において、受信機器はデータから重畳されたクロックを再生するＣＤＲ技術が必要となる。ＣＤＲは入力データと再生したクロックの位相を適正な関係に調整するロックアップ動作を行うが、ロックアップタイムは短くしたい場合がある。

例えば、撮像センサーから送られてくる映像データを受信する受信機器において、映像データの僅かなブランキング期間に受信機器のＣＤＲを行う回路（以後、クロック再生回路）が低消費電力のためにクロック再生回路を停止と復帰をする場合である。

ロックアップタイムを短くするためには入力データと再生したクロックの位相差情報だけではなく、周波数差情報も用いてロックアップ動作を行うと、ロックアップタイムを短くすることが可能となる。

クロック再生回路で位相差情報と周波数差情報を検出する構成が知られている（特許文献１）。

特開２０１５‐１３３６２０号公報

上記の特許文献１に開示された従来技術では、位相周波数検出器を用いることで、位相差情報と周波数差情報を検出する。

しかし、上記の特許文献１は位相周波数検出器が入力データと再生したクロックを直接使用する構成であるため、高速動作となる。つまり、クロック再生回路の消費電力が高くなる課題がある。

そこで、本発明の目的は、低消費電力で周波数を判別しロックアップタイムを短くするクロック再生回路を提供することにある。

上記の目的を達成するために、本発明に係るクロック再生回路は、
入力データからクロックを生成するクロック再生回路であって、入力データと再生したクロックの位相差を検出する位相検出器と、Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ（ＰＬＬ）と、位相検出器の出力からＰＬＬを制御するための信号を生成するループフィルタと、入力データに対する再生したクロックの周波数の高低を判別してループフィルタにフィードバックする周波数判別器を備え、
前記周波数判別器は、前記位相検出器の出力から位相差がおおよそゼロとなるタイミングを検出するゼロクロス検出器と、前記位相検出器の出力が増加か減少の方向を検出する方向検出器と、入力データが期待値に対し異なることを検出するエラー検出器と、再生したクロックを分周して低速な分周クロックを生成する分周器を備え、
前記周波数判別器は前記分周器で生成された分周クロックで動作し、前記ゼロクロス検出器が位相差ゼロを検出したタイミングで、前記方向検出器が検出した方向と前記エラー検出器が検出した結果に基づいて再生したクロックの周波数の高低を判別することを特徴とする。

本発明によれば、低消費電力で周波数を判別することでロックアップタイムを短くするクロック再生回路を提供することができる。

本実施例におけるクロック再生回路の構成を示すブロック図 本実施例におけるエラー検出器の構成を示すブロック図 本実施例における位相検出器の構成を示すブロック図 本実施例における周波数判別処理を示すフローチャート図 本実施例における周波数判別器の信号波形を示す図

以下に、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明するが、本実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

[実施例１]
（本実施例のクロック再生回路のブロック構成）
図１は本発明におけるクロック再生回路の構成を示すブロック図である。

図１（ａ）に示す通り、クロック再生回路１０１は、周波数判別器１０１、位相検出器１０３、ループフィルタ１０４、Ｎ分周器１０５、Ｍ分周器１０６、位相周波数検出器１０７、ＰＬＬフィルタ１０８、ＶＣＯ１０９により構成される。

図１（ａ）の破線で囲まれたＮ分周器１０５、Ｍ分周器１０６、位相周波数検出器１０７、ＰＬＬループフィルタ１０８、ＶＣＯ１０９はフラクショナルＰＬＬを構成する。

クロック再生回路１０１は送信機器（不図示）からクロック情報が重畳されたシリアルの出力データを入力データとして受信し、受信した入力データから重畳されたクロックを再生したクロックとして生成する回路である。

周波数判別器１０２は、入力データとクロック再生回路１０１のＶＣＯ１０９が出力する再生したクロックの周波数の高低を判別し、判別結果である周波数判別信号を出力する。周波数判別信号と位相検出器１０３の位相検出結果である位相検出信号とともにループフィルタ１０４へ出力する。本発明のクロック再生回路１０１は、位相検出信号だけでなく、周波数判別器１０２からの周波数判別信号を加算してループフィルタ１０４に入力するためにＣＤＲのロックアップタイムを短くすることが可能となる。また、本発明が解決する課題は低消費電力でロックアップタイムを短くするクロック再生回路の提供であるが、この課題を解決するための構成となる周波数判別器１０２のブロック構成の詳細は図１（ｂ）を用い後述する。

位相検出器１０３は入力データと再生したクロックを入力して入力データと再生したクロックの位相差を検出してループフィルタ１０４へ出力する。位相検出信号は入力データと再生したクロックの位相差の信号であり高周波成分を含んだ信号である。また位相検出信号はＣＤＲがロックしていない状態では、入力データと再生したクロックの位相差がビート周波数として現れる。位相検出器１０３のブロック構成の詳細は図３を用いて後述する。また、位相検出器１０３の出力信号である位相検出信号のイメージは図５を用いて示す。

ループフィルタ１０４は周波数判別器１０２が出力した周波数判別信号と位相検出器１０３が出力した位相検出信号の加算された信号を入力して、ループフィルタによりフィルタリングした信号をフィードバック制御信号としてＮ分周器１０５に出力する。

ループフィルタ１０４はフィルタ部とΔΣ変調部により構成される（不図示）。ループフィルタ１０４の入力信号はフィルタ部に入力される。ループフィルタ１０４のフィルタ部の出力はΔΣ変調部に入力され、ΔΣ変調部の出力がループフィルタ１０４の出力信号であるフィードバック制御信号として出力される。ループフィルタ１０４のフィルタ部は位相検出信号と周波数判別信号が加算された入力信号の高周波成分である量子化ノイズを除去する。またループフィルタ１０４のフィルタ部は必要に応じて入力信号の低域成分にゲインを加える。

また、ループフィルタ１０４はフラクショナルＰＬＬ、位相検出器１０３、ループフィルタ１０４で構成されるＣＤＲの一巡ループの安定性を保つための位相保証の機能も備える。ループフィルタ１０４が出力するフィードバック制御信号は周波数制御情報である。

入力データに対し、ＶＣＯ１０９が出力する再生したクロックの位相が進んでいる場合、ループフィルタ１０４のフィルタ部の出力は正の値であり、再生したクロックの位相が遅れている場合、フィルタ部の出力は負の値である。入力データに対し、再生したクロックの位相が進みも・遅れもしていない場合、フィルタ部の出力は０である。また、ループフィルタ１０４のΔΣ変調部は入力が正の値の場合、その出力は平均的にＨＩＧＨが多く出力され、ΔΣ変調部の入力が負の値の場合、その出力は平均的にＬＯＷが多く出力される。ΔΣ変調部の入力が０の場合、ΔΣ変調部の出力は平均的にＨＩＧＨとＬＯＷ同数が出力される。ループフィルタ１０４の出力信号であるフィードバック制御信号が平均的にＨＩＧＨとＬＯＷが同数出力される状態が、ＣＤＲがロックした状態である。

図１（ａ）の破線で囲まれたフラクショナルＰＬＬを構成するＭ分周器１０６は基準クロックに対するＭ分周器である。Ｍは小数であり、例えばＭ＝８．５である。

８．５分周器を実現するために、Ｍ分周器１０６は内部に８分周する８分周器と９分周する９分周器を備える。Ｍ分周器１０６は入力基準クロックに同期して８分周と９分周が１周期毎に交互に切り替わるように動作し、平均として８．５分周を実現する。

分周器Ｍは、平均的に８．５分周が実現されればよいのであって、その動作は１周期毎に交互に切り替わることに限定はされない。

フラクショナルＰＬＬを構成するＮ分周器１０５はＶＣＯ１０９が出力する再生したクロックに対するＮ分周器である。Ｎは小数であり、Ｍ分周器と同様の構成で小数の分周器を実現する。例えば、Ｍ分周器と同様に内部に８分周器と９分周器で構成される。Ｎ分周器１０５はループフィルタ１０４からのフィードバック制御信号に応じて動作し、例えば、フィードバック制御信号がＬＯＷの場合は入力される再生したクロックを８分周して出力し、ＨＩＧＨの場合は入力される再生したクロックを９分周して出力する。

上記に説明した分周比や、分周の極性はこれに限定されない。ＣＤＲの一巡ループがネガティブフィードバックになれば良いため、ループフィルタ１０４からのフィードバック制御信号がＬＯＷの場合は８分周、ＨＩＧＨの場合は９分周動作と逆の特性であってもよい。また、Ｍ分周器１０６、Ｎ分周器１０５を構成する分周比は８．５分周を例に説明したが、他の分周比であってもよく、例えば４．５分周でもよい。

フラクショナルＰＬＬを構成する位相周波数検出器１０７はＮ分周器１０５とＭ分周器１０６器が出力する分周クロックの位相と周波数の差を検出して、検出信号をＰＬＬフィルタ１０８に出力する。位相周波数検出器１０７が出力する検出信号は位相と周波数の差分に応じた信号であるため高周波成分を含む信号である。

ＰＬＬフィルタ１０８は位相周波数検出器１０７が出力した信号を入力して高周波成分を除去するためのフィルタ動作をし、定常電圧をＶＣＯ１０９に出力する。ＰＬＬフィルタ１０８はアナログフィルタであり、例えば、コンデンサと抵抗で構成されるラグリードフィルタである。

ＶＣＯ１０９は入力電圧レベルに応じて発信周波数が可変となる電圧制御発信器であり、Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒのことである。ＶＣＯ１０９は、ＰＬＬフィルタ１０８で高周波成分が除去された定常電圧が入力されるために周波数の安定した信号を出力する。ＶＣＯ１０９からの安定した周波数の出力信号が再生したクロックとしてクロック再生回路１０１から受信機器内部システム（不図示）に出力される。

またＶＣＯ１０９からの再生したクロックは周波数判別器１０２、位相検出器１０３Ｎ分周器１０５器に入力される。

ここで本発明のクロック再生回路１０１に使用するＰＬＬはフラクショナルＰＬＬを例にしているが、ループフィルタ１０４からのフィードバック制御信号により周波数と位相が変更できれば別の方式のＰＬＬであってもよい。

次に、図１（ｂ）を用いて、図１（ａ）の周波数判別器１０２のブロック構成を説明する。

周波数判別器１０２はエラー検出器１１０、ゼロクロス検出器１１１、方向検出器１１２、方向検出器１１２、Ｌ分周器１１３、判別器１１４により構成される。

周波数判別器１０２はシリアルの入力データ、再生したクロック、位相検出信号を入力し、入力データと再生したクロックの周波数の高低を判別して周波数判別信号として出力する。

エラー検出器１１０は再生したクロックによりサンプリングされた入力データが期待値と比較して正しいか否かを検出し、正しくないことを検出するとその旨を示すエラー信号を出力する。エラー検出器１１０は内部にＳＰ変換器２０１を備えるが、入力データを始めに再生したクロックでサンプリングした後はＬ分周クロックによりパラレル変換をして後段回路はすべてＬ分周クロックにより動作する。エラー検出器１１０の詳細なブロック構成は図２を用いて後述する。

ゼロクロス検出器１１１は位相検出信号を入力し、位相検出信号がゼロクロスしたことを検出するとゼロクロス信号を出力する。ここで前述の通り、位相検出信号は入力データと再生したクロックの位相差によりビート周波数をもつ信号であり、ゼロクロスとは位相差がゼロで遅れと進みが切り替わる点である。ゼロクロス検出器１１１が検出するゼロクロス点は大凡のタイミングであり、位相差が厳密にゼロとなる点でなくてもよい。

方向検出器１１２は位相検出信号を入力し、入力された位相検出信号が増加方向か減少方向かを検出し、検出した方向を方向信号として出力する。

Ｌ分周器１１３は再生したクロックをＬ分周し低速なＬ分周クロックとして出力する。Ｌ分周器１１３の分周比Ｌは例えば１０分周である。

判別器１１４はエラー信号とゼロクロス信号と方向信号を入力し、入力データと再生したクロックの周波数の高低を判別して、判別した結果を周波数判別信号として出力する。

判別器１１４は、ゼロクロス検出器１１１が位相差ゼロを検出したタイミングで、方向検出器１１２が検出した方向とエラー検出器１１０が検出したエラー信号に基づいて周波数の高低を判別する。

例えば、方向信号が増加方向を示す信号で且つエラー信号がエラーを示す信号であった場合は、再生したクロックに対し入力データの方が、周波数が低いと判別する。また、判別器１１４は方向信号が減少方向を示す信号で且つエラー信号がエラーを示す信号であった場合は、再生したクロックに対し入力データの方が、周波数が高いと判別する。

判別器１１４の出力信号である周波数判別信号とエラー検出器１１０の出力信号であるエラー信号とゼロクロス検出器１１１の出力であるゼロクロス信号と方向検出器１１２の出力信号である方向信号の関係は図５を用いて説明する。

図２はエラー検出器１１０のブロック構成を示した図である。図２は前述の図１（ｂ）のエラー検出器１１０の内部構成である。

エラー検出器１１０はＳＰ変換器２０１、テーブルデータ判別器２０２、１０ｂ８ｂ変換テーブル２０３により構成される。図２の破線の囲みはテーブルデータ判別器２０２と１０ｂ８ｂ変換テーブル２０３により構成された部分であり、１０ｂ８ｂ復調を行う１０ｂ８ｂデコーダである。

エラー検出器１１０はシリアルの入力データと再生したクロックとＬ分周クロックを入力し、シリアルの入力データが期待したデータか否かを判別して、判別結果をエラー検出信号として出力する。また、本発明とは直接関係ないが、シリアルの入力データをパラレルの有効データとして受信機器内部システムに出力する（図２の点線矢印）。

ＳＰ変換器２０１はシリアルの入力データを再生したクロックでサンプリングしてＬ分周クロックに同期してパラレルのデータとしてテーブルデータ判別器２０２に出力する。パラレルデータとはこの場合１０ｂｉｔデータである。

テーブルデータ判別器２０２は入力した１０ｂｉｔのパラレルデータが期待した値か否かを判別するために１０ｂ８ｂ変換テーブル２０３のテーブルデータと比較する。テーブルデータ判別器２０２は入力した１０ｂｉｔデータが１０ｂ８ｂ変換テーブル２０３のテーブルデータにないと判別すると、入力したデータがエラーである旨を知らせるエラー信号を出力する。

１０ｂ８ｂ変換テーブル２０３は１０ｂｉｔの入力データを８ｂｉｔのデータに変換するテーブルデータである。１０ｂ８ｂ変換テーブル２０３は１０ｂｉｔのデータと８ｂｉｂｉｔのデータを一対の組み合わせとして記憶し、その一対の組み合わせを複数記憶したテーブルデータである。また、１０ｂ８ｂ変換テーブル２０３は入力した１０ｂｉｔデータがテーブルにあると、１０ｂｉｔデータと対となる８ｂｉｔのデータに変換もする。更に、１０ｂ８ｂ変換テーブル２０３は変換した８ｂｉｔのデータを有効データとして受信機器のシステムへ出力する。

図１と図２に示す通り、本発明のクロック再生回路１０１は周波数判別器１０２により入力データと再生したクロックの周波数の高低関係を判別し、判別結果をループフィルタ１０４にフィードバックすることでＣＤＲのロックアップタイムを短くすることが可能となる。

また、本発明のクロック再生回路１０１は図１（ｂ）と図２に示す通り、周波数判別器１０２はシリアルの入力データをサンプリングする際に再生したクロックを用いる他はＬ分周器１１３で分周されたＬ分周クロックで動作するので低消費電力で動作可能となる。よって、本発明のクロック再生回路１０１は低消費電力でＣＤＲのロックアップタイムを短縮することが可能となる。

また、本実施例ではＳＰ変換器２０１の入力データのサンプリング以外はＬ分周クロックで動作する構成としているが、ゼロクロス検出器１１１、方向検出器１１２、判別器１１４は更に分周した低速なクロックで動作する構成であってもよい。

図３は位相検出器１０３のブロック構成を示した図である。図３は前述の図１（ａ）の位相検出器１０３の内部構成である。

位相検出器１０３はフリップフロップ３０１、フリップフロップ３０２、フリップフロップ３０３、フリップフロップ３０４、ＸＯＲゲート素子３０５、ＸＯＲゲート素子３０６、カウンタ３０７、カウンタ３０８、減算器３０９により構成される。

位相検出器１０３はｂａｎｇ−ｂａｎｇ型位相検出器の構成である。

位相検出器１０３は入力データと再生したクロックを入力し位相差を検出して位相検出信号として出力する。

フリップフロップ３０１、フリップフロップ３０２、フリップフロップ３０３、フリップフロップ３０４は入力されたクロックに同期してデータをサンプリングし保持する論理回路素子である。

フリップフロップ３０１とフリップフロップ３０３は再生したクロックにより入力データをサンプリングしているが、フリップフロップ３０３は再生したクロックの反転エッジでサンプリングをする。フリップフロップ３０２とフリップフロップ３０４はそれぞれフリップフロップ３０１とフリップフロップ３０３の出力データを入力し、再生したクロックでサンプリングをする。

ＸＯＲゲート素子３０５、ＸＯＲゲート素子３０６は排他論理和となる論理回路素子である。

ＸＯＲゲート素子３０６はフリップフロップ３０１とフリップフロップ３０４の出力を入力し、入力信号の排他論理和した結果をカウンタ３０７に出力する。

ＸＯＲゲート素子３０６はフリップフロップ３０２とフリップフロップ３０４の出力を入力し、入力信号の排他論理和した結果をカウンタ３０８に出力する。

ＸＯＲゲート素子３０５とＸＯＲゲート素子３０６の出力は入力データと再生したクロックの位相差に基づいた信号である。

カウンタ３０７とカウンタ３０８は入力されたクロックに同期して入力されたデータに応じてカウントアップする論理回路である。例えば、入力されるデータがＨｉｇｈだとカウント値がアップされる。カウンタ３０７とカウンタ３０８はカウント値を一定周期毎にリセットするが、そのタイミグはカウンタ３０７とカウンタ３０８とで同期したタイミングである。カウンタ３０７の出力値はｕカウンタ値といて出力し、カウンタ３０８の出力はｄカウンタ値として出力する。カウンタ３０７とカウンタ３０８の出力はカウンタがリセットされる直前の値を保持する構成であり、次の周期のリセット直前に新しいカウンタ値に更新され出力される。

減算器３０９は入力される２つのデータを引き算して結果を出力する論理回路である。減算器３０９はカウンタ３０７が出力するｕカウンタ値とカウンタ３０８が出力するｄカウンタ値を入力しｕカウンタ値−ｄカウンタ値を位相検出信号として出力する。

本実施例の位相検出器１０３が出力する位相検出信号は前述の通り入力データと再生したクロックの位相差によりビート周波数をもつ波形となるが、そのイメージは図５に記載する。

本実施例では位相検出器１０３にｂａｎｇ−ｂａｎｇ型位相検出器の構成を用いているが、入力データと再生したクロックの位相差が検出できれば他の構成であってもよい。

（本実施例の周波数判別器１０２の処理フロー）
ここで、図４を用いて、図１（ｂ）の周波数判別器１０２の処理フローを示す。

Ｓ４０１として、周波数判別器１０２のゼロクロス検出器１１１は入力した位相検出信号が概ねゼロとなり位相の進みと遅れが切り替わる点を検出する。ゼロクロス検出器１１１がゼロクロスを検出すると周波数判別器１０２の処理フローとしてＳ４０２へと進む。

Ｓ４０２として、方向検出器１１２は入力した位相検出信号が増加方向か減少方向かを検出する。方向検出器１１２が位相検出信号の方向を検出すると周波数判別器１０２の処理フローはＳ４０３へと進む。

Ｓ４０３として、エラー検出器１１０は入力データが期待したデータではないことを検出する。エラー検出器１１０が、入力データが期待したデータではないことを検出する処理が終わると周波数判別器１０２の処理フローはＳ４０４へと進む。

Ｓ４０４として判別器１１４が入力データと再生したクロックの周波数の高低を判別する処理を行う。判別器１１４が入力データと再生したクロックの周波数の高低を判別する処理を終えると周波数判別器１１４の処理フローは終了し、再び、開始に戻りＳ４０１から繰り返す。

ここで、Ｓ４０１、Ｓ４０２、Ｓ４０３は、実際はＣＰＵなどが順番に処理を行うのではなく、並列に独立したハード処理である。よって、４０１、Ｓ４０２、Ｓ４０３の順番は入れ替わってもよい。周波数判別器１０２の処理フローを説明する便宜上、順番をつけて記載している。Ｓ４０１、Ｓ４０２、Ｓ４０３の順番は入れ替わってもよいが、Ｓ４０４の判別処理はＳ４０１のゼロクロスを検出したタイミングである。

Ｓ４０５からＳ４０９までの処理はＳ４０４の判別処理を示している。

Ｓ４０５として、判別器１１４は方向検出器１１２の出力結果から位相検出信号の波形が増加方向か否かを判断する。判別器１１４は位相検出信号が増加方向と判断すると、Ｓ４０６へと進み、増加方向ではないと判断するとＳ４０８へと進む。

Ｓ４０６として、判別器１１４はエラー検出器１１０の出力結果がエラーしたことを示しているか否かを判別する。判別器１１４はエラーをしたと判別するとＳ４０７へと進み、エラーを検出していないと判別すると判別処理を終了する。

Ｓ４０７として、判別器１１４はＳ４０５で位相検出信号は増加方向であると判別し、Ｓ４０６でエラーがあると判別したので、再生したクロックに対し入力データの方が、周波数が低いと判別し判別処理を終了する。

Ｓ４０８として、判別器１１４はエラー検出器１１０の出力結果がエラーしたことを示しているか否かを判別する。判別器１１４はエラーをしたと判別するとＳ４０９へと進み、エラーを検出していないと判別すると判別処理を終了する。

Ｓ４０９として、別器１１４はＳ４０５で位相検出信号は増加方向ではないと判別し、Ｓ４０６でエラーがあると判別したので、再生したクロックに対し入力データの方が、周波数が高いと判別し判別処理を終了する。

（周波数判別器１０２の信号波形のイメージ）
図４を用いて周波数判別器１０２の処理フローを説明したが、図５を用いて、周波数判別器１０２の信号波形のイメージを示す。

図５（ａ）と図５（ｂ）の波形は横軸が時間、縦軸は任意単位のａｒｂｉｔｒａｙ ｕｎｉｔである。

図５（ａ）と図５（ｂ）には位相検出信号とエラー信号、ゼロクロス信号、方向信号が記載されている。図５（ａ）と図５（ｂ）の位相検出信号は入力データと再生したクロックの位相差によりビート周波数をもつ周期波形である。エラー信号は一定の幅をもったパルス波形であり、ゼロクロス信号はゼロクロスしたタイミングを示すのでインパルス応答波形、又は方向信号波形に比べて短い時間のパルス波形である。方向信号は位相検出信号が増加か減少かを示すパルス波形である。

図５（ａ）は入力データが再生したクロックよりも周波数が低い場合である。図５（ａ）の波形の場合、図４で示す周波数判別器１０２の処理フローはＳ４０５、Ｓ４０６、Ｓ４０７を通る。

図５（ｂ）は入力データが再生したクロックよりも周波数が高い場合の図である。図５（ｂ）の波形の場合、図４で示す周波数判別器１０２の処理フローはＳ４０５、Ｓ４０８、Ｓ４０９を通る。

このようにして、本発明のクロック再生回路１０１の周波数判別器１０２は入力データと再生したクロックの周波数の高低を判別する。

[他の実施例]
本発明に係るクロック再生回路１０１は、本実施例で説明したクロック再生回路１０１に限定されるものではない。前述の通り、クロック再生回路１０１を構成するＰＬＬはフラクショナルＰＬＬでなくてもよいし、位相検出器１０３はｂａｎｇ−ｂａｎｇ位相検出器でなくてもよい。

またエラー検出器１１０は１０ｂ８ｂデコーダにより入力データのエラーを検出する例であるが、再生したクロックによりサンプリングされた入力データが期待値と不一致したことを検出できれば他の方法でエラー検出する構成であってもよい。

１０１ クロック再生回路、１０２ 周波数判別器、１０３ 位相検出器、
１０４ ループフィルタ、１０５ Ｎ分周器、１０６ Ｍ分周器、
１０７ 位相周波数検出器、１０８ ＰＬＬフィルタ、１０９ ＶＣＯ、
１１０ エラー検出器、１１１ ゼロクロス検出器、１１２ 方向検出器、
１１３ Ｌ分周器、１１４ 判別器

Claims (6)

1. 入力データからクロックを生成するクロック再生回路であって、
   入力データと再生したクロックの位相差を検出する位相検出器と、
   Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ（ＰＬＬ）と、
   位相検出器の出力からＰＬＬを制御するための信号を生成するループフィルタと、
   入力データに対する再生したクロックの周波数の高低を判別してループフィルタにフィードバックする周波数判別器を備え、
   前記周波数判別器は、
   前記位相検出器の出力から位相差がおおよそゼロとなるタイミングを検出するゼロクロス検出器と、
   前記位相検出器の出力が増加か減少の方向を検出する方向検出器と、
   入力データが期待値に対し異なることを検出するエラー検出器と、
   再生したクロックを分周して低速な分周クロックを生成する分周器を備え、
   前記周波数判別器は、前記分周器で生成された分周クロックで動作し、前記ゼロクロス検出器が位相差ゼロを検出したタイミングで、前記方向検出器が検出した方向と前記エラー検出器が検出した結果に基づいて再生したクロックの周波数の高低を判別することを特徴とするクロック再生回路。
2. 前記エラー検出器は一度エラーを検出すると一定期間エラーを検出した旨を知らせる信号を出力し、前記周波数判別器は前記ゼロクロス検出器が位相差ゼロを検出したタイミングで前記方向検出器が増加方向と検出した際に、前記エラー検出器がエラーを検出した旨を知らせる信号を出力している場合は、再生したクロックに対し入力データの方が、周波数が低いと判別し、前記周波数判別器は前記ゼロクロス検出器が位相差ゼロを検出したタイミングで前記方向検出器が減少方向と検出した際に、前記エラー検出器がエラーを検出した旨を知らせる信号を出力している場合は、再生したクロックに対し入力データの方が、周波数が高いと判別することを特徴とする請求項１に記載のクロック再生回路。
3. 前記エラー検出器は、シリアルの入力データをパラレルデータに変換するＳＰ変換器と、前記ＳＰ変換器で変換したパラレルデータである１０ビットのデータを８ビットのデータと１ビット以上の付帯情報に変換する１０ｂ８ｂ変換テーブルと、前記１０ビットのデータが前記１０ｂ８ｂ変換テーブルに存在しているか否かを検出するテーブルデータ判別器を備え、前記テーブルデータ判別器は前記１０ｂ８ｂ変換テーブルに存在していないと判別するとデータはエラーであると判別することを特徴とする請求項１に記載のクロック再生回路。
4. 前記位相検出器は、再生したクロックと入力データが入力される複数のフリップフロップと、前記複数フリップフロップの出力が入力される複数の排他論理和ゲートと、前記排他論理和ゲートの出力が入力される２つのカウンタと、前記カウンタの出力の減算処置を行う減算器を備え、前記減算器の出力を前記位相検出器の出力信号とすることを特徴とする請求項１に記載のクロック再生回路。
5. 前記周波数判別器は、前記ゼロクロス検出器が位相差ゼロを検出したタイミングで前記エラー検出器がエラーを検出しなかった場合は、周波数の高低の判別をしないことを特徴とする請求項２に記載のクロック再生回路。
6. 前記付帯情報とは、前記１０ｂ８ｂ変換テーブルにより変換された８ビットの情報の内容を示すフラグ情報であることを特徴とする請求項３に記載のクロック再生回路。