CN1484888A

CN1484888A - 锁相环

Info

Publication number: CN1484888A
Application number: CNA028036026A
Authority: CN
Inventors: �ǡ��Ȱ��; 乔舒亚·克利佩; Ŭ; 摩西·努尔科; 尤蒂·阿加米
Original assignee: ADC Telecommunications Israel Ltd
Current assignee: Teledata Networks Ltd
Priority date: 2001-01-10
Filing date: 2002-01-09
Publication date: 2004-03-24
Also published as: WO2002056475A3; WO2002056475A2; EP1350324A2; US6356127B1

Abstract

已知的本地时钟频率被至少分成两相，并计数每个划分的信号的上升沿和下降沿。在给定时间周期内边沿的总数和存储的在以前相同的时长内边沿的总数比较。当检测到足够的差值时调节本地时钟。

Description

锁相环

发明领域

本发明一般涉及锁相环(PLL)。

发明背景

由于要求快速通信，电信网络的接入设备不断发展。用于这种通信的标准也不断改变，以便适应增加的可利用的和所需的带宽、增加的业务量等。为了跟上不断增加的速度和满足电信系统的具体要求，电信设备也必须不断发展。结果，部件越来越小，通信速度越来越快，并且在这种系统中的容错不断下降。

用于电信网络的一种典型的接入系统是数字环路载波(DLC)平台，例如可从ADC Teledata，Herzliya，Israel得到的DCS-40。一种典型的DLC产品由一个或几个通常以环形结构与中央单元或中央局单元相连的远程终端或单元构成。中央局单元或中央局终端借助于模拟或数字接口和一个交换机相连。在中央局终端和用户接口或远程单元之间进行传输。用于这个平台的集成的同步数字系列(SDH)和同步光纤网络(SONET)接口的发展包括通过高速光环路的在远程单元和中央单元之间的连接。SDH或SONET卡被集成在中央单元和远程单元内。

在通信设备例如DLC的中央单元和远程单元中使用锁相环(PLL)，用于使多个单元的时钟锁定在一起，使得系统的所有的部件都以相同的时钟频率运行。PLL是一种机构，通过这个机构，在数据流内传递定时信息，接收机通过锁定其本地时钟到基准时钟，得到信号元定时。随着通信设备的复杂性、速度、能力的不断增加，越来越迫切地需要更好的和更精确的PLL。

发明概述

在一个实施例中，将本地时钟锁定在基准时钟上的方法包括将本地时钟分成多个相位，并在一组差值计数器中计数本地时钟的上升和下降沿的总数。由一个合计计数器周期性地合计在一个预定时间周期内的上升和下降沿的总数，并将得出的总数与被存储的在以前的相同的时间周期内合计的上升和下降沿的总数比较。如果比较的合计的总数和存储的总数的差超过一个预定量，则调节本地时钟。

在另一个实施例中，锁相环包括具有本地时钟信号输入和计数器信号输出的鉴相器。所述鉴相器包括：与本地时钟信号输入相连的分频器；被连接用于接收来自分频器的分频信号的多个差值计数器；以及合计计数器，它与所述每个差值计数器的输出相连，并被连接用于接收外部锁存信号以触发差值计数器的合计操作。

此外还说明了其它的实施例。

附图说明

图1是本发明的一个实施例的方块图；

图2是按照本发明的一个实施例的方法的流程图；

图2A是按照本发明的另一个实施例的方法的流程图；以及

图3是按照本发明的一个实施例的系统的方块图。

实施例说明

在下面对实施例的详细说明中，参照作为本说明的一部分的附图进行说明，附图中以举例方式示出了可以实施本发明的几个特定的实施例。应当理解，不脱离本发明的构思，可以利用其它的实施例，并可以作出结构的改变。

下面给出的详细说明的一些部分根据在计算机存储器内对数据位进行的操作的算法和符号表示进行说明。这些算法描述和表示是在数据处理领域内的技术人员用来将其工作的实质最有效地传达给本领域内其它技术人员的手段。有时可以表明这是方便的，主要是由于通用的原因，将这些信号称为位、值、元素、符号、字符、项、数等。不过，应当记住，所有这些以及类似的术语都和合适的物理量相关，并且只是应用于这些量的方便的标记。

除非另有专门说明，否则便如下面所讨论的那样，应当理解，在本发明中，利用一些术语进行的讨论例如处理、计算、推算、确定、显示等指的是计算机系统或类似的电子计算装置的操作和处理，它们处理在计算机寄存器和存储器内被表示为物理量的数据，并将所述数据转换成在计算机系统的存储器或寄存器内被类似地表示为物理量的数据。

在具有多个单元的任何一种传输应用中，具有一个接收同步源或发送同步源的单元，以及一个或多个锁定到所述同步源的频率上的远程单元。这种系统的一种公共的结构包括一个公共卡本地时钟部件，其根据输入电压控制本地输出频率。输入电压和一个数模(D/A)转换器相连，用于控制输出振荡器频率。输出频率的数字值被中央处理单元(CPU)写入存储器、寄存器或其类似物中。CPU写入代表读出的数据的数字字，并控制所述单元的输出频率。可以作为同步源的任何卡，例如接收来自中央单元(CU)的E1或者接收在中央局的外部输入的传输卡，都可以使用本发明的PLL的实施例。

图1表示按照本发明的一个实施例的锁相环的示意性方块图。锁相环100在一个实施例中包括计数器模块102，其被连接用于接收来自基准时钟104的锁存输入，并接收来自本地时钟106的本地时钟输入。在一个实施例中，本地时钟106是一种电压控制的温度补偿晶体振荡器(VCTCXO)。在一个实施例中，计数器模块102是现场可编程的门阵列(FPGA)。在电信系统例如SONET/SDH系统的远程单元中的中央处理单元(CPU)的存储器中驻留的软件模块读取计数器的合计输出，并处理这些输出。在一个实施例中的计数器模块102包括分频器108，其接收本地时钟信号，在本实施例中所述信号是由本地时钟106产生的。分频器108将输入的本地时钟信号分成两个单独的相位，并将结果信号馈送到计数器组110。

在这个实施例中，产生每个分频时钟信号的第一和第二相位，并使用每个分频信号的上升沿和下降沿，产生4个部分时钟信号。第一时钟信号的所有的上升沿被送到计数器组110的一个计数器。第一时钟信号的所有的下降沿被送到计数器组110的另一个计数器。第二时钟信号的所有的上升沿被送到计数器组110的第三计数器。第二时钟信号的所有的下降沿被送到计数器组110的第四计数器。计数器组110的每个计数器计数其各自的时钟沿。合计计数器112接收来自计数器组110的计数信息，并对所述计数信息合计。合计计数器112接收作为在预定的时间周期的锁存信号的外部时钟源，本地时钟要被锁定到该外部时钟源。在每次锁存时，计数器组110中每个计数器的计数值被锁存到寄存器中，并在合计计数器112中相加。

在任何给定的时间窗口期间，计数器110计数在所述窗口期间的时钟周期。所述窗口时间从用于驱动锁存的基准时钟得到。如果本地时钟和基准或源时钟彼此锁定，则每个窗口包括的时钟周期数精确地相等。应当理解，在各个实施例中，选择时间周期使得适应本地时钟。计数器110确定可以进行的校正的精度。在给定的时间内，被计数的周期越多，可检测的误差越小。

一个宽的源时钟选择范围是可以利用的，例如，包括但不限于外部时钟、ATM交换机、接收的时钟、内部输入时钟等的源时钟，可在各个实施例中使用。选择特定的源时钟作为合计计数器的锁存信号。

在一个实施例中，本地时钟是155MB时钟。155MB是标准的STM-1的速率。为了将分辨率从155MB时钟的大约6纳秒的全时钟周期提高到大约3纳秒的半时钟周期，155MB的时钟被分成两个大约77MB的时钟，使得能够计数155MB时钟的两个相位。此外，每个相位的上升沿和下降沿都被计数，使得共计数4个单独的边沿组。因此，在这个实施例中的精度相当于310MB。可检测的误差达0.5个时钟周期。

VCTCXO106被锁定到的时钟源104在一个实施例中作为8KHz的锁存信号被提供给合计计数器112。在每个锁存时间(在一个实施例中是125微秒)，4个计数器110的每个的值被锁存到单独的寄存器中，然后由合计计数器112加在一起。在一个实施例中，计数器110在每次锁存时不复位，而是继续计数直到一个预定的最大计数。在一个实施例中，对于14位的计数器，最大计数为模9720。因为各个计数器110在每个锁存周期不复位，时钟频率的缓慢改变在合计计数器中显示为在许多锁存周期缓慢改变的计数器的值。

例如，如果本地时钟比源时钟快，则计数器的值随时间而增加。如果本地时钟比源时钟慢，则计数器的值随时间而减少。高频抖动将产生可能在一个周期内增加而在另一个周期内减少的计数器值，使得在任何足够的时间内，所述改变将平均接近于0，不引起任何校正。

中央处理单元(CPU)114按预定的读时间表读出合计计数器112的计数器值。随着时间的推移，在合计计数器中的值的改变表示本地时钟和基准时钟不同步。如果计数器值向上改变，则具有较多的被计数的时钟沿，此时本地时钟较基准时钟快。如果计数器值向下改变，则具有较少的被计数的时钟沿，此时本地时钟较基准时钟慢。高频抖动可以引起计数器值偶然上跳或下跳，但是随着时间的推移，即使本地时钟和基准时钟不同步，模式也将显示，高频抖动将在标称频率附近抵销。

计数器110不需要在基准时钟的每次锁存之后被复位。在一个实施例中，计数器110的大小被这样设置，使得计数器110的最大计数值足够大，使得在CPU的一个读时间周期期间计数可以相差的时钟周期的最大数小于计数器110的全周期。CPU不必在基准时钟的每个锁存周期读出合计计数器值。而是，在一个实施例中，CPU大约每10毫秒读一次。使差值计数器110足够大，使得在CPU每两次对合计计数器112进行读操作之间的全时间周期，考虑到时钟的绝对最宽范围，不会是通过差值计数器110的一个完整的计数。

应当看出，确定时钟周期、用于取计数器110的读数的时间窗口以及CPU读频率取决于系统的变量，因此，CPU的不同的读时间由时钟周期确定。因此，CPU读操作在读时间期间检查所有的误差，所述读时间在一个实施例中大约是10毫秒。在一个实施例中，计数器110在系统初始化时被复位。在另一个实施例中，计数器110在时钟源改变时被复位。

在一个实施例中，通过低通滤波器116过滤CPU读出的数据值来实现抖动衰减。这或者在CPU的内部或者在CPU的外部来实现。CPU每10毫秒读一次计数器值，并在不同的实施例中，可以实现许多不同的具有以下通式的I类1级或II类2级低通滤波器：

Y_n＝B₀*(R_n-M)+B₁*(R_n-1-M)+A₁*Y_n-1

其中：

Y_n＝在从二进制补码形式转换之后要被写入D/A转换器的16位二进制补码数

Y_n-1＝被写入D/A转换器的前一个值

B₀，B₁＝滤波器类型常数

A₁＝每个表的常数(对于2类2级滤波器总是1)

R_n，R_n-1＝从差值计数器读出的前一个值

M＝中值(在一个实施例中为19440)利用10毫秒的采样速率，根据滤波器常数，鉴相器允许在0.1KHz到10Hz之间的抖动衰减的3dB点。这对细调装置的性能提供了灵活性。

在一个实施例中，VCTCXO必需被锁定到的时钟源作为8KHz的锁存信号被提供给计数器，得到大约125微秒的锁存周期。在每次锁存时，4个计数器110每个的值被锁存到一个单独的寄存器中，然后，被合计计数器112加在一起。

在另一个实施例中，装置的软件实施方式允许一种灵活的机制检测超出范围的输入信号，或者PLL不能正确地跟踪输入信号的故障状态。使用检查读出的计数器值未偏离上次读出的计数器值超过一个预定量的简单测试，来检测超范围的输入信号。在其它的实施例中使用更复杂的测试来检测计数器值是否经受过量的抖动或者相位跳变，也在本发明的范围内。

在不同的实施例中，软件模块包括：存储寄存器，用于存储多个合计计数器值；读出模块，用于周期性地从合计计数器中读出值；以及比较模块，用于比较当前的合计计数器值和存储的多个合计计数器值中最后一个值。在其它的实施例中，软件模块包括误差检查模块，用于当失去输入到锁相环的基准信号时禁止合计计数器读操作。

在另一个实施例中，在失去来自基准时钟的信号之后，便执行以下的处理，保持在时钟标准所需的最后已知的有效频率。在一个实施例中，由CPU将最后一组值存储在存储器中，例如前10秒钟传送到D/A的值(存储在缓冲器或寄存器或其类似物中)。当失去信号时，软件便忽略以后的计数器值，并使D/A缓慢地返回最后的有效值。然后，这个值被保持固定，直到输入被返回。此时，频率精度只和VCTCXO的固有性能以及D/A输出的稳定性有关。

这种基于软件的实施方案提供了一种灵活的解决方案，这个方案借助于更好的滤波算法被进一步改进了，以便消除高频抖动或其类似物，滤波算法还在继续进行改进。能够容易地实现用于基准时钟和信号的不同转换的不同的滤波器。

上述的实施例比传统的方案具有较高的成本效率，因为实际上所有的同步光纤网络(SONET)/SDH模块已经需要CPU。在各个实施例中使用这个CPU实现上述的和下述的PLL方案。不需要附加的硬件，例如数字信号处理器(DSP)，因为CPU便能够处理所述的软件实现。在一个实施例中，计数器在FPGA中连同所有的时钟选择逻辑一起实现。这种解决方案的这些特征和灵活性使得它们非常适合于在SONET/SDH接入设备中实现。

在另一个实施例中，上述的各种PLL的实施例的电路或软件存在于中央单元(CU)和在SDH环路中与CU连接的一个或几个远程单元(RU)中。在CU中，在一个实施例中，输入是外部时钟，而在RU中，输入一般是接收的时钟。在另一个实施例中，对RU的输入是外部时钟。如果在SDH环路中具有大量的部件，则经常使用这种输入。在这种结构中，在一个实施例中，使用全球定位系统(GPS)向各个RU提供外部时钟。如果在CU没有外部时钟，则系统自由运行，并且其它的RU锁定在自由运行的CU时钟上，此时具有VCTCXO的固有精度。

用于将源时钟锁定到本地时钟上的算法由系统所需的必须具有的精度驱动。目前的系统要求的精度比过去的系统严格得多。被引入的可接受的抖动的数量降低了。因此，滤波器必须更好，并且要被检测的误差更小。在这些更严格的要求下，使用更高频率的输入时钟，这使得硬件实现更加困难。

在图2的流程图中详细示出了用于实施锁相环的方法200。方法200包括在块202接收本地时钟信号以及在块204将本地时钟信号分裂成多个相位。一旦本地时钟信号被分裂成多个相位，在块206便在各个自身的计数器中计数每个相位的上升沿和下降沿。即，在一个实施例中，本地时钟信号被分裂成两个相位，使用4个计数器来计数每个相位的上升沿和下降沿。在块208，按照由基准时钟频率确定的预定的时间表，基准时钟被锁存到合计计数器中。当基准时钟被锁存到合计计数器中时，合计计数器便在块210锁存来自4个边沿计数器的计数器信息，并将它们相加。这个总数表示在基准时钟的锁存之间的预定的时间周期内的边沿的数量。在一个实施例中，在块211这个总数被CPU读出。在一个实施例中，计数器在FPGA中被实现。

在判定块212中，来自合计计数器的计数值和来自合计计数器的最后一个计数值比较。如果新的计数值大于存储的计数器值，则本地时钟比基准时钟或源时钟快。如果新的计数值小于先前的计数值，则本地时钟比基准时钟或源时钟慢。随着时间的过去，计数器值增加或减少的模式表示本地时钟的漂移。一次性改变可能是由于高频抖动，其可以影响计数值。为了在较大程度上消除高频抖动的影响，在块211中由CPU读出的计数器值在块211a通过低通滤波器滤波。

如果检测到计数器值增加或减少的模式，则根据时钟漂移在块214或216进行本地时钟校正。一个软件滤波器通过滤波处理所述的值，从而确定满足时钟标准的合适的校正。一旦确定合适的校正，便进行时钟的调节。

在一个实施例中，在初始化时，合计计数器被设置为它的中值。根据一个实施标准，计数器在大约8KHz下运行是更容易的。计数器值趋于在计数器的范围的中间附近徘徊，并且不迭到边沿。CPU每隔10ms读出一个值，使读出的数据通过滤波器，并计算用于D/A转换器的值。所述D/A对于各个时钟进行调整。因此使达到的精度满足Stratum3 Bellcore时钟标准。

在另一个实施例中，一个预定数量的合计计数器值被存储在寄存器或其它存储器中。图2A示出了在信号丢失时系统操作的子方法250。在方法250中，在判定块252确定基准信号是否被丢失。如果信号未被丢失，则操作在方法200的块204继续正常进行。如果信号已被丢失，则在块254忽略来自合计计数器的以后的计数器值，并在块256利用已知的有效的存储的D/A值使本地时钟返回最后的已知的有效频率。

在出错的情况下，例如当基准时钟或源时钟信号丢失时，在转换到新的时钟源期间，对于输入信号超出范围，对于PLL不能正确地跟踪输入信号的其它的故障状态，则忽略以后的计数器值。在这种情况下，存储的合计计数器读数允许D/A使得本地时钟缓慢地返回最后已知的有效值。一旦达到已知的有效的存储值，其在块260便被保持固定，直到信号输入重新建立。在这种情况下，频率精度只和本地时钟(VCTCXO)的固有性能以及D/A输出的稳定性有关。确定块258判定是否已重新获得信号。如果是，则处理在方法200的块204继续进行。如果不是，则时钟按恢复的值运行，直到重新获得信号。

图3示出了数字环路载波系统(DLC)的一个实施例300。在DLC300中，中央单元(CU)300通过同步的高速环310与多个远程单元(RU)304相连。在一个实施例中，环路310包括SONET环。在另一个实施例中，环路310包括SDH环。中央单元还通过模拟的或数字的传输线路308和交换机306相连。在这个实施例中，每个远程单元304运行例如上述的软件，以将其本地时钟锁定在由中央单元302提供的基准时钟或源时钟上。

上述的方法以及上述的模块和子模块在各个实施例中以机器可读的媒体来实施，其中包括机器可读的指令，用于使计算机或中央处理单元执行所述的方法。计算机程序在主存储器之外的中央处理单元上运行，并可以用不同方式从永久性存储器转移到主存储器中。

机器可读媒体可以包括软件模块和包括多个模块或对象的计算机程序，用于执行上述的方法或在上述的装置中执行各种模块的功能。用于编写代码的计算机编程语言的类型可以在过程代码型语言与面向对象型语言之间改变。根据编程者的需要，文件或对象不必和上述的模块或步骤一一对应。此外，所述方法和装置可以包括软件、硬件和固件的组合，如本领域技术人员熟知的那样。实施本发明的各个实施例的软件可以由计算机程序来实现，这些计算机程序由机器可执行的指令构成，其以任何合适的语言编写，并被存储在机器或计算机可读的媒体例如磁盘、软盘、RAM、ROM、或其它通常包括在个人计算机中的装置中。

结论

在电信系统中，一般本地时钟处于已知的频率。已知的频率被至少分成两相，并计数划分后的每个信号的上升沿和下降沿。在给定的时间周期内的边沿的总数与在以前的相同的时长期间存储的边沿的总数比较。如果本地时钟处于可接受的频率，则在当前合计的值和最后合计的值之间具有极小的移动。在当前的合计计数器值和最后的合计计数器值之间进行比较，如果需要，则在对计数结果滤波，从而确定满足时钟标准的合适的时钟校正之后，调整本地时钟。

应当理解，上面的说明旨在说明本发明而不是限制本发明。本领域技术人员在阅读和理解上述的说明之后，显然可以作出许多其它的实施例。因此，本发明的范围应当由所附的权利要求确定，包括所述权利要求的等效物的全部范围。

Claims

1.一种用于将本地时钟锁定在基准时钟上的方法，包括：

将本地时钟分成多个相位；

计数本地时钟的上升沿和下降沿的总数；

在一个预定的时间周期内周期性地合计上升沿和下降沿的总数；

比较在预定的时间周期内合计的上升沿和下降沿的总数与存储的在一个先前的时间周期内的上升沿和下降沿的总数；以及

如果比较的合计总数与存储的总数相差超过一个预定量，则调整本地时钟。

2.如权利要求1所述的方法，其中调整本地时钟包括：

如果合计的边沿的总数大于存储的边沿的总数，则使本地时钟变慢；以及

如果合计的边沿的总数小于存储的边沿的总数，则使本地时钟变快。

3.如权利要求1所述的方法，还包括：

在比较读出的值和以前存储的值之前，通过低通滤波器对读出的值滤波。

4.如权利要求1所述的方法，还包括：

存储预定数量的以前已知的有效值。

5.如权利要求4所述的方法，还包括：

如果基准时钟信号丢失，则调整到存储的最后的已知的有效值。

6.如权利要求1所述的方法，还包括：

调整到存储的一组以前已知的有效值中最后的已知的有效值。

7.如权利要求6所述的方法，还包括：

如果基准时钟信号丢失，则忽略来自合计计数器的以后的计数值；

从存储的有效值中恢复一个存储的已知的有效值；以及

保持频率为所述已知的有效值，直到基准时钟信号恢复。

8.如权利要求1所述的方法，其中所述本地时钟被分成两相，并利用4个差值计数器，每个差值计数器计数划分的本地时钟的两相之一的上升沿或下降沿。

9.如权利要求1所述的方法，其中计数器值的合计通过将基准时钟锁存到一个合计计数器来触发。

10.如权利要求1所述的方法，还包括：

在超过第一和第二预定时间周期的一个已知的时间周期内存储多个合计的值，如果基准时钟信号丢失，则调整到存储的已知的有效值之一。

11.如权利要求1所述的方法，还包括：

在时钟信号丢失或者在初始化时，复位差值计数器组。

12.如权利要求1所述的方法，其中在一组差值计数器中计数上升和下降沿的总数。

13.如权利要求1所述的方法，其中所述计数器在现场可编程门阵列中实现。

14.如权利要求1所述的方法，其中计数器的结果利用软件滤波器滤波，从而确定合适的时钟校正。

15.一种用于实现锁相环的方法，包括：

将已知频率的本地时钟信号划分成各具有所述本地时钟信号的一半频率的两个信号；

在第一已知时间周期内计数划分的时钟信号的上升沿和下降沿；

利用一个合计计数器合计多个计数器的计数值；

在第二已知的时间周期读出合计计数器的值；

比较读出的值和以前存储的值；以及

当确定读出的值与以前存储的值相差超过一个预定量时，则调整本地时钟。

16.如权利要求15所述的方法，其中调整本地时钟包括：

17.如权利要求15所述的方法，还包括：

18.如权利要求15所述的方法，还包括：

如果基准时钟信号丢失，则调整到存储的一组已知的有效值中最后的值。

19.如权利要求17所述的方法，其中所述的调整包括：

如果基准时钟信号已丢失，则忽略来自合计计数器的以后的计数值；

从存储的有效值的寄存器中恢复一个存储的已知的有效D/A值；以及

保持频率为所述已知的有效值，直到基准时钟信号恢复。

20.如权利要求12所述的方法，其中计数器值的合计通过将基准时钟锁存到一个合计计数器来触发。

21.一种用于检测本地时钟与基准时钟之间的时钟误差的方法，包括：

在预定时间周期内计数本地时钟的周期数；

在所述预定时间周期结束时在合计计数器中合计所述本地时钟周期的计数值；以及

如果合计的计数值与一个预先存储的计数值之间的差超过一个预定的差值，则调整所述本地时钟。

22.如权利要求21所述的方法，其中调整时钟包括：

如果合计的计数值小于存储的计数值，则使本地时钟的速度增加；以及

如果合计的计数值大于存储的计数值，则使本地时钟的速度减小。

23.如权利要求21所述的方法，其中计数时钟周期数包括：

将时钟信号划分成多个相位；以及

在多个单独的计数器中计数所述多个相位中每个相位的每个上升沿和下降沿。

24.如权利要求21所述的方法，其中合计时钟周期的计数值包括：

周期性地将基准时钟锁存到合计计数器；以及

当基准时钟被锁存时，将差值计数器的计数值锁存到合计计数器中。

25.如权利要求21所述的方法，还包括：

确定基准信号是否已丢失；

如果基准信号已丢失，则忽略来自合计计数器的以后的计数值；

恢复一个存储的已知的有效值；以及

使频率保持在所述已知的有效值，直到基准信号恢复。

26.一种在锁定本地时钟到基准时钟时用于抖动补偿的方法，包括：

将本地时钟信号划分成多个相位错开的信号；

在一个预定时间周期内计数划分的每个信号的每个边沿；

合计所计数的边沿的数量；

读出合计的数量；

通过低通滤波器对合计的数量滤波；

比较合计的数量和一个存储的以前合计的数量；以及

根据比较的数量的差值调整本地时钟。

27.一种锁相环，包括：

鉴相器，其具有本地时钟信号输入和计数器信号输出，所述鉴相器包括：

与所述本地时钟信号输入相连的分频器；

多个差值计数器，它们被连接用于接收来自分频器的分频信号；以及

合计计数器，与所述多个差值计数器的每个的输出相连，并被连接用于接收外部锁存信号以触发所述差值计数器的合计操作。

28.一种数字锁相环，包括：

分频器，用于接收本地时钟信号，并将所述本地时钟信号分成两相；

4个14位计数器，每个用于计数所述两相之一的上升沿或下降沿；

16位合计计数器，用于在收到来自外部参考源的锁存信号时合计所述差值计数器的值；以及

控制模块，用于读出合计的值，并在需要时调节本地时钟的速度。

29.按照权利要求28所述的锁相环，其中所述控制模块包括：

存储媒体，用于存储来自合计计数器的多个合计的值；以及

中央处理单元，用于读出所述合计计数器的合计值，并将其和最后存储的值比较。

30.按照权利要求29所述的锁相环，其中所述控制模块还包括：

用于减少高频抖动的低通滤波器。

31.一种锁相环，包括：

与本地时钟源相连的鉴相器，所述鉴相器包括：

具有输出的分频器；

多个计数器，其中的每个计数器具有与分频器的输出相连的输入以及输出；以及

合计计数器，其与多个计数器中每个计数器的输出以及外部时钟源相连；以及

软件模块，用于控制所述鉴相器的操作。

32.按照权利要求31的锁相环，其中所述软件模块包括：

存储寄存器，用于存储合计计数器的多个值；

读模块，用于周期性地从合计计数器中读出值；以及

比较模块，用于比较当前的合计计数器的值和存储的合计计数器的多个值中最后一个值。

33.按照权利要求32的锁相环，其中所述软件模块还包括：

错误检查模块，用于在送到锁相环的基准信号丢失时禁止进一步读取合计计数器。

34.一种用于电信系统的远程单元，包括：

远程节点，其具有用于将本地时钟锁定在网络时钟上的软件，所述软件包括机器可读的指令，用于执行一种方法，所述方法包括：

将本地时钟划分成多个相位；

在一组差值计数器中计数本地时钟的上升沿和下降沿的总数；

在预定的时间周期内周期性地合计上升沿和下降沿的总数；

比较在预定的时间周期内合计的上升沿和下降沿的总数与存储的在以前一个相同的时间周期内上升沿和下降沿的总数；以及

35.按照权利要求34所述的远程单元，其中所述计数器在现场可编程门阵列中实现。

36.按照权利要求34所述的远程单元，其中调整本地时钟还包括利用软件滤波器过滤计数总数，以便确定合适的时钟校正。

37.一种用于电信系统的中央单元，包括：

中央节点，其具有中央处理单元和用于将基准时钟锁存到一个或多个远程单元的硬件，其中所述硬件包括锁存器，用于接收基准时钟和来自中央处理单元的源选择信号，以便在预定的周期时间发出锁存信号。

38.一种具有中央单元和多个远程单元的SONET/SDH系统，其中每个远程单元具有用于将远程时钟锁定到中央时钟的硬件，所述硬件包括：

锁相环，所述锁相环包括：

具有本地时钟信号输入和计数器信号输出的鉴相器，所述鉴相器包括：

与所述本地时钟信号输入相连的分频器；

多个差值计数器，它们被连接用于接收来自所述分频器的分频信号；以及

合计计数器，与所述多个差值计数器的每个的输出相连，并被连接用于接收用来触发所述差值计数器的合计操作的外部锁存信号。

39.一种数字环路载波系统(DLC)，包括：

同步高速环路；

与所述环路相连的中央单元；以及

与所述环路相连的多个远程单元，每个远程单元具有一个锁相环，所述锁相环包括：

与所述本地时钟信号输入相连的分频器；

40.按照权利要求39所述的数字环路载波系统(DLC)，还包括：

用于控制所述鉴相器的操作的软件模块。

41.按照权利要求40所述的数字环路载波系统(DLC)，其中所述软件模块包括：

存储寄存器，用于存储合计计数器的多个值；

读模块，用于周期性地从合计计数器读出值；以及

比较模块，用于比较合计计数器的当前值和存储的合计计数器的多个值中最后一个值。