CN1770634A - 时钟锁相环装置 - Google Patents
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Abstract
本发明公开了一种时钟锁相环装置，用以实现输出的时钟频率与本装置接收到的参考时钟频率一致，所述装置包括鉴相器、环路滤波器、处理器、分频器，还包括DDS单元和向所述DDS单元提供时钟的本地时钟源。其中，分别连接所述处理器与分频器的DDS单元，用于在所述处理器的控制下，根据所述频率差调整输出的时钟频率，以便所述时钟频率锁定所述参考时钟频率。由于DDS单元能够在处理器的控制下，产生不同的频率范围及不同的牵引范围，使得时钟锁相环装置适用的应用领域广，具有较好的通用性。
Description
技术领域
本发明涉及通信领域中实现时钟同步的装置，尤其涉及时钟锁相环装置。
背景技术
同步是通信系统内各种设备之间相互通信的基础，如果通信双方没有建立良好的同步，则信息在传递过程中就不可避免地会出现误码、滑码等现象，从而造成通信质量下降的后果。例如，对于语音通话来说，若通话双方没有建立同步就开始通话，双方很有可能会听到卡搭声，甚至造成双方无法通信的后果；若通信双方没有建立好同步就进行收发传真，很有可能造成接收方接收到的信息不全或模糊不清等后果；因此为了确保通信双方各项业务的通信质量，同步在通信系统是必不可少的。
时钟锁相环装置是实现时钟同步的一装置。它实现时钟同步效果的好环直接关系到数字通信系统能否正常通信。传统时钟锁相环装置的工作原理是比较本装置接收到的参考时钟源与本装置输出时钟的频率相位，得到一个差值控制时钟锁相环装置的输出频率，以实现参考时钟源频率和时钟锁相环装置输出的时钟频率一致。
请参阅图1，其为现有技术中的一种实现时钟同步的时钟锁相环装置的结构示意图。它包括鉴相器11、环路滤波器12、D/A(数/模)转换器13、压控晶体振荡器(后简称压控晶振)14、分频器15和处理器16。鉴相器11、环路滤波器12、D/A转换器13、压控晶振14和分频器15组成的一个相位负反馈系统，主要为了实现参考时钟源输出的时钟频率f0和压控晶振输出的时钟频率f1的一致，其中f1是由压控晶振14输出频率f经分频器15分频得到的，
其中：
鉴相器11：用于比较f0和f1的相位差，并将相位差输出到环路滤波器12；
环路滤波器12，连接处理器16，在处理器16的控制下对鉴相器11输出的相位差进行滤波处理，采用相应的环路滤波器算法将频差值输出到D/A转换器13；
D/A转换器13，将接收的数字信号(频差值)转化成模拟电压，以控制压控晶振14的输出频率，进而达到输出时钟频率与参考时钟频率一致的目的。
在现有的时钟锁相环装置中使用压控振荡器(VCXO)14和D/A转换器13进行时钟频率的控制，由此造成如下缺点：
第一：压控晶振的中心频率和索引范围是固定的，当确定压控晶振时，时钟锁相环装置获得的频率范围和牵引范围是确定的。但是不同的应用场合需要不同频率范围和不同牵引范围的时钟锁相环装置，而现有的时钟锁相环装置应用在不同频率范围和牵引范围的应用场合时，就必须要换压控晶振，从而造成时钟锁相环装置适用场合窄，改变应用场合需要更换压控晶振，进而增加同步的成本；
第二：压控晶振的输出时钟频率是受到D/A转换器控制精度的限制，而D/A转换器的精度不易提高，且精度相对高的D/A转换器的费且相对较高，由此造成时钟锁相环装置要提高同步效果，需要的成本高；
第三：压控晶振的线性度一般只能控制在一定范围内，不能达到全线性，从而影响时钟锁相环装置控制输出时钟频率的精度。
发明内容
本发明解决的问题是现有的时钟锁相环装置中使用压控振荡器和D/A转换器进行时钟频率的控制，由此引起时钟锁相环装置适用场合窄，改变应用场合需要更换不同的压控晶振，进而增加成本，以及锁相环同步的精度不高，但提高其精度需要花费的成本高。
为了解决上述问题，本发明提供了一种时钟锁相环装置，用以实现输出的时钟频率与本装置接收到的参考时钟频率一致，所述装置包括鉴相器、环路滤波器、处理器、分频器，还包括DDS单元和向所述DDS单元提供时钟的本地时钟源，其中：
鉴相器：分别连接分频器与环路滤波器，用于接收DDS单元经分频器分频后的时钟频率及所述参考时钟频率，并将两频率的相位差值发送至所述环路滤波器；
环路滤波器：分别连接所述DDS单元和处理器，用于在所述处理器的控制下对获得的频率差进行滤波处理后输出至所述DDS单元；
DDS单元：分别连接所述处理器与分频器，用于在所述处理器的控制下，根据所述频率差调整输出的时钟频率，以便所述时钟频率锁定所述参考时钟频率。
本发明还包括提供一参考时钟的外部时钟源，连接鉴相器，用以提供参考时钟信号。
或者，本发明提供外部时钟源组和多路时钟选择器，其中外部时钟源组，用以提供数个时钟信号；多路时钟选择器，设置在所述外部时钟源组与所述鉴相器之间，用以从数个时钟信号中选择其中之一作为参考时钟信号发送至所述鉴相器。
本发明还包括：设置在外部时钟源和所述鉴相器之间的时钟检测单元，用以对外部时钟源产生的时钟信号进行检测，或
设置在外部时钟源组与所述多路时钟选择器之间的时钟检测单元，用以检测外部时钟源组产生的各个时钟信号进行检测。
所述本地时钟源通过时钟检测单元连接至DDS单元。
所述环路滤波器设置在处理器的内部实现与处理器的连接。
所述时钟检测单元、所述多路时钟选择器、鉴相器和分频器可以设置在一逻辑控制电路的内部。
本发明还包括与处理器连接的外部监测单元，以便于控制DDS的工作。
所述本地时钟源包括高稳振荡器。
与现有技术相比，本发明具有以下优点：首先本发明采用DDS单元和处理器来进行锁相处理，由于DDS单元能够在处理器的控制下，产生不同的频率范围及不同的牵引范围，使得时钟锁相环装置适用的应用领域广，具有较好的通用性，另外，由于DDS单元本身产生的时钟信号的精度高，由此造成时钟锁相环装置同步的精度高；其次，本发明采用产生若干时钟信号的外部时钟源组作为本装置的参考时钟源，进一步提高时本装置的适用范围，并且减少本装置由于时钟引起的故障；最后，本发明将环路滤波器设置在处理器的内部，将时钟检测单元、多路时钟选择器、鉴相器、分频器等集成在一逻辑控制电路，减少本装置中组成元器件，进而减轻了装置设计的难度。
附图说明
图1是现有技术中的一种实现时钟同步的时钟锁相环装置的结构示意图；
图2是本发明实现时钟同步的时钟锁相环装置的一种结构示意图；
图3是在图2的基础上改良的时钟锁相环装置的一种结构示意图；
图4是图3中处理器的内部结构图；
图5是本发明实现时钟同步的时钟锁相环装置的一较佳实施例的结构示意图。
具体实施方式
以下结合附图，具体说明本发明。
请参阅图2，其为本发明实现时钟同步的时钟锁相环装置的一种结构示意图。它包括鉴相器11、环路滤波器12、直接数字频率合成(Direct DigitalFraquency Synthesis即DDFS，一般简称DDS，本发明后称DDS单元)17、分频器15、处理器16及向DDS单元提供时钟的本地时钟源18，其中：
直接数字频率合成是从相位概念出发直接合成所需波形的一种频率合成技术。采用上述技术进行频率输出的单元称之为DDS单元。DDS单元需要稳定度较高的参考时钟作为本单元的时钟参考源，因此本发明的本地时钟源18可以采用高稳振荡器，以产生较高稳定度的参考时钟。DDS单元内设有频率控制寄存器，根据该频率控制寄存器中的内容控制输出相应频率值的时钟信号。即DDS单元17在处理器16的控制下能够将本地时钟源18产生的时钟频率倍频后输出相应的时钟频率。本发明的DDS单元17，一端连接处理器16和环路滤波器12、另一端连接分频器15，用以在处理器16的控制下，产生相应的时钟频率。处理器16通过改变DDS单元17内部设置的频率控制寄存器即可改变其频率；
鉴相器11，用于接收DDS单元17经分频器15分频后的时钟频率f1及参考时钟频率f0，并比较f1和f0的相位差，进而将相位差值发送至环路滤波器12；
环路滤波器12，在处理器16的控制下采用相应的环路滤波器算法将获得的频率差输出至DDS单元17，以便DDS单元输出的时钟信号向输入的时钟靠拢，直至消除频差而锁定。
在本发明时钟锁相环装置采用DDS单元17和处理器16完成时钟同步的目的，具有以下好处：
第一：在本发明中使用精度高的本地时钟源，并且本发明的DDS单元17能够在处理器16的控制下输出任意范围和任意牵引范围的时钟频率，提高了时钟锁相环装置的适用范围，并且本发明的本地时钟源可以使用一种高稳振荡器，从而降低了高稳振荡器的使用种类，进而提高了时钟锁相环装置应用范围广，具有通用性；
第二：由于DDS单元产生时钟频率的精度无需现有技术中所述的受外界D/A转换器转换精度的影响，而DDS单元本身产生的时钟频率精度较高，由此使得锁相精度高。
第三：同时也解决了压控晶振线性度差的问题，因为DDS单元产生频率的线性度好，所以可以保证在控制范围内是全线性，从而提高了时钟锁相环装置的控制精度。
与传统时钟锁相环装置相比较，本发明的时钟锁相环装置，可以使时钟同步系统更加稳定、可靠地工作。
请参阅图3，其为本发明时钟锁相环装置的另一结构示意图。在本装置中，环路滤波器12设置在处理器16的内部实现与处理器16的连接，即将环路滤波器12的功能集成在处理器16内，减少装置上元件的数量，从而降低成本。
请参阅图4，其为图3中处理器内的结构示意图。它包括环路滤波控制单元31和DDS控制单元32。其中：环路滤波控制单元31接收鉴相器11发送的参考时钟频率和DDS单元17输出的参考时钟频率之间的相位差，并采用相应的环路滤波器算法计算其频差值，以使DDS单元17输出的时钟频率与参考时钟频率相等；DDS控制单元32，连接环路滤波控制单元31和DDS单元17，根据环路滤波控制单元31输入的频差值，控制DDS单元17输出与参考时钟频率相等的时钟频率，并且DDS控制单元32还控制锁相运行中状态之间的切换，包括自由状态、快捕状态、跟踪状态、保持状态和失锁状态之间的相互切换。
请参阅图5，其为本发明时钟锁相环装置的一种实施结构示意图。它包括外部时钟源组21、本地时钟源18、时钟检测单元22、多路时钟选择器23、鉴相器11、分频器15、处理器16、DDS单元17和外部监测单元24。其中：
外部时钟源组21用以提供参考时钟，考虑到适用不同的应用范围，本实施例采用数个产生不同时钟信号的时钟源，包括产生GPS时钟信号的时钟源、产生BITS(the Building Integrated Timing System，通信楼综合定时系统)时钟信号的时钟源，及其它时钟源，如对应于信息产业部发布的《数字同步风的规划方法和组织原则》中规定的一级基准时钟、二级节点时钟和三级节点时钟。
时钟检测单元22，连接外部时钟源组21，用以检测输入的时钟信号是否符合要求，比如判断接收到的时钟信号是否存在、信号变化是否超出预先设定的范围等，当检测到的时钟信号符合预先设定要求时，原样输出该信号；当检测到的时钟环符合预先设定要求时，输出该信号为0或不输出该信号。在本实施例中，本地时钟源18通过时钟检测单元22连接至DDS单元17，以判断给DDS单元17提供信号的时钟是否符合要求。
对时钟预先进行检测，减少时钟锁相环装置锁相错误的概率，比如本地时钟源出现故障，通过时钟检测单元可以预先获知该故障。
在本实施例中，也可以将时钟检测单元22与处理器16连接(图中未绘示)，以使处理器16获知各路时钟源产生时钟信号情况，方便用户控制整个时钟同步过程。
多路时钟选择器23，连接时钟检测单元22和鉴相器11，将接收到的时钟信号进行多选一操作，选择出的时钟信号作为本次时钟锁相环装置进行锁相的参考时钟。多路时钟选择器23可以通过以下两种方式选择时钟信号：
其一：预先将外部多路时钟源产生的时钟信号划分为不同的等级，多路时钟选择器23根据接收到的时钟信号的优先级选择其中一种为本时钟锁相环装置的参考时钟；
其二：多路时钟选择器23连接处理器16，在处理器16的控制下选择其中一路时钟信号作为本时钟锁相环装置的参考时钟。
处理器16可以与分频器连接，用于控制分频器的工作。并且，还可以通过通讯口将锁相环的工作状态等锁相环装置的工作情况传递至外部监测单元24，使得用户获知当前锁相环的工作状态，以便发出命令至处理器控制其工作状态。
在本实施例中，将时钟检测单元22、多路时钟选择器23、鉴相器11和分频器15可以设置在一逻辑控制电路的内部。即将上述单元所实现的功能集成在一逻辑控制电路中，该逻辑控制电路可以由FPGA、CPLD等可编程逻辑器件设计实现。输出的时钟信号可以直接通过DDS单元输出，也可以经设置在可编程逻辑器件上的检测单元检测后输出(图中未绘示)。处理器范围比较广，可以是通用的CPU(例如Intel公司)，也可以是专用CPU(例如Motorola公司的专用通用处理器)或是单片机、数字信号处理器DSP等，另外，DDS单元可以是DDS专用芯片。
以下就举个应用例来说明上述装置及实现信号同步的具体步骤。
假设有两种外部时钟源：产生GPS时钟信号的时钟源和产生BITS时钟信号的时钟源。它们输入到逻辑控制电路，先由时钟检测单元22完成时钟信号正常与否的检测，再通过多路时钟选择器23选择其中之一作为本装置的参考时钟，随后将参考时钟输入到鉴相器11，鉴相器11的另一个输入来自DDS单元17经分频器15分频后的时钟信号，DDS单元17的工作时钟由经时钟检测单元22检测合格的本地时钟源18，然后鉴相器11比较两者的相位差后将相位差值输入至处理器16；最后处理器16根据该相位差值，用来控制DDS单元17的频率，
锁相环实现方法如下：
(1)将外部时钟源和本地时钟源的时钟输入到逻辑控制电路的时钟检测单元22，其中本地时钟源的时钟由时钟检测单元22输入到DDS单元17；
(2)由逻辑控制电路的时钟检测单元22进行初步检测，判断它们是否满足输入时钟源的要求，将满足要求的时钟信号挑选出来，经多路时钟选择器23选择一时钟信号作为参考时钟信号，供鉴相器11使用，同时将检测结果上报处理器16；
(3)在收到逻辑控制电路检测完时钟源信号正常后，处理器16开始初始化DDS单元17，根据系统需求设定输出时钟的中心频率和牵引范围，DDS单元输出相应的时钟信号通过逻辑控制电路的分频器15输出至鉴相器11，若无外部时钟源，处理器16初始化DDS单元时，采用系统自定义的缺省设置；
(4)由逻辑控制电路中的鉴相器11对外部时钟源和本地时钟源的时钟进行鉴相，并将相位差值通过接口送到处理器16；
(5)处理器16将得到的相位差值采用一定的算法进行处理，并根据计算结果控制DDS单元17以改变它的频率；
(6)DDS单元17输出频率变化后的时钟信号，并传递到逻辑控制电路的分频器15，分频器15输出变化后的时钟信号。
本实施例中公开的外部时钟源组21产生若干个时钟信号，选择其中之一作为参考时钟。若该外部时钟组21只产生一个时钟信号时，多路时钟选择器23可以省略。
以上公开的仅为本发明的几个具体实施例，但本发明并非局限于此，本领域的技术人员能思之的变化都应落在本发明的保护范围，本发明的保护范围应以权利要求书为准。
Claims (9)
1、一种时钟锁相环装置，用以实现输出的时钟频率与本装置接收到的参考时钟频率一致，所述装置包括鉴相器、环路滤波器、处理器、分频器，其特征在于，还包括DDS单元和向所述DDS单元提供时钟的本地时钟源，其中：
鉴相器：分别连接分频器与环路滤波器，用于接收DDS单元经分频器分频后的时钟频率及所述参考时钟频率，并将两频率的相位差值发送至所述环路滤波器；
环路滤波器：分别连接所述DDS单元和处理器，用于在所述处理器的控制下对获得的频率差进行滤波处理后输出至所述DDS单元；
DDS单元：分别连接所述处理器与分频器，用于在所述处理器的控制下，根据所述频率差调整输出的时钟频率，以便所述时钟频率锁定所述参考时钟频率。
2、如权利要求1所述的时钟锁相环装置，其特征在于，还包括提供一参考时钟的外部时钟源，连接鉴相器，用以提供参考时钟信号。
3、如权利要求1所述的时钟锁相环装置，其特征在于，还包括：
外部时钟源组，用以提供数个时钟信号；
多路时钟选择器，设置在所述外部时钟源组与所述鉴相器之间，用以从数个时钟信号中选择其中之一作为参考时钟信号发送至所述鉴相器。
4、如权利要求2或3所述的时钟锁相环装置，其特征在于，还包括：
设置在外部时钟源和所述鉴相器之间的时钟检测单元，用以对外部时钟源产生的时钟信号进行检测，或
设置在外部时钟源组与所述多路时钟选择器之间的时钟检测单元，用以检测外部时钟源组产生的各个时钟信号进行检测。
5、如权利要求4所述的时钟锁相环装置，其特征在于，所述本地时钟源通过时钟检测单元连接至DDS单元。
6、如权利要求2或3所述的时钟锁相环装置，其特征在于，所述环路滤波器设置在处理器的内部实现与处理器的连接。
7、如权利要求4所述的时钟锁相环装置，其特征在于，所述时钟检测单元、所述多路时钟选择器、鉴相器和分频器可以设置在一逻辑控制电路的内部。
8、如权利要求1所述的时钟锁相环装置，其特征在于，还包括与处理器连接的外部监测单元，以便于控制DDS的工作。
9、如权利要求1所述的时钟锁相环装置，其特征在于，所述本地时钟源包括高稳振荡器。
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