CN1677309A - 串行总线通信的时钟信号发生器电路 - Google Patents

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Abstract

提供一种用于通过通用串行总线(USB)与主计算机通信的灵巧卡。灵巧卡包括：内部时钟发生器，用于生成一个内部时钟信号；周期检测器，用于检测内部时钟信号的周期并且用于根据检测到的周期生成一个控制码；和发射时钟发生器，用于根据控制码生成一个不同于内部时钟信号的传输时钟信号。灵巧卡与传输时钟信号同步地转送数据。

Description

串行总线通信的时钟信号发生器电路
技术领域
本发明涉及通过数据总线的通信，并且尤其涉及使用于通过串行总线与主计算机通信的电子设备中的发射时钟信号发生器电路。
背景技术
集成电路(IC)卡，例如微计算机，可以被实现来在信用卡大小的塑料卡上形成一个薄半导体芯片。IC卡更稳定并且比具有磁道的典型磁卡有更高级的安全性，因为从磁卡中提取数据比从嵌入式的IC卡中提取数据更为容易。因此，发现把IC卡使用作为多媒体存储装置正逐渐增加。
IC卡一般外形和尺寸与常规的磁卡相似。有若干类型的IC卡。例如，有触点IC卡、无线无触点IC卡以及远程耦合通信卡(RCCC)。ISO/IEC(国际标准化组织/国际电工技术委员会)14443标准被接近类型的无触点卡使用来定义物理性能、射频(RF)电源、信号耦合、初始化以及冲突防止方面的协议。根据ISO/EEC 14443标准，无触点IC卡包括用于执行处理和/或存储功能的IC。无触点IC卡还通过与一个接近耦合的设备(例如读卡器)的电感耦合来交换信号并接收电源电压，而不必必须使用一个电的元件(gaivanic element)。当读卡器与无触点IC卡耦合时，它产生一个RF能量场，并把电源电压转送到无触点IC卡。当读卡器耦合到无触点IC卡时由读卡器产生的RF信号频率fc例如是13.56MHz±7kHz。具有用于处理数据的中央处理器(CPU)的IC卡被认为是一张灵巧卡。
通用串行总线(USB)已被发展来将计算机和诸如鼠标、打印机、调制解调器和扬声器之类的外围设备之间的接口标准化。USB现在是一个几乎与市场上销售的每种个人计算机(PC)都可用的标准接口。
串行端口的典型数据传输速度被限制为大约100Kbps，而USB的最大数据传输速度大约是12Mbps。因此，USB的数据传输速度足以把外围设备连接到PC。例如，USB能够以链条的形式把127台设备彼此连接。当进行外围设备与USB端口连接的同时使用一台PC，则即使当外围设备没有它自己的电源时，也可能给出一个进行连接的指示。另外，当USB端口被用来把外围设备连接到PC时，外围设备可以与同一耦合器耦合而不需要附加的安装(setting)软件或硬件。因此，使得端口数目和便携式PC的尺寸减小。另外，把USB端口安装到便携式PC上变得相对简单。
当前，随着IC卡应用的增加，通过USB端口在主计算机和IC卡之间的通信需求也在增加。对于全速USB通信，要求一个12MHz±0.25％的稳定时钟信号。因此，由于诸如PC、PDA、便携式电话和数字照相机之类的装置通过振荡器产生一个稳定时钟信号，所以它们能够提供全速USB操作。总的来说，未包括振荡器的IC卡响应于接收到的时钟信号进行操作。为了使用USB与主计算机通信，IC卡将具有一个用于在其中的数据通信的时钟发生器。可是，使诸如在其中的晶体振荡器之类的振荡器稳定是很困难的。因此，存在对于使用在IC卡上能够为串行总线通信产生稳定时钟信号的振荡器的需要。
发明内容
本发明的一个方面是提供一个时钟信号发生器电路，包括：第一时钟发生器，用于生成第一时钟信号；周期检测器，用于检测来自第一时钟发生器的时钟信号的周期，并且用于根据检测到的结果生成一个控制码；和第二时钟发生器电路，用于接收来自第一时钟发生器的第一时钟信号，并且用于根据来自周期检测器的控制码生成第二时钟信号。
周期检测器包括：抽样时钟信号发生器，用于接收来自第一时钟信号发生器中的第一时钟信号并且用于生成具有不同相位的多个抽样时钟信号；和控制逻辑，用于通过使用来自抽样时钟信号发生器的抽样时钟信号来抽样来自主计算机中的一个同步信号，并且用于生成一个对应于抽样结果的控制码。
每一个抽样时钟的频率都比第一时钟信号的更高。控制逻辑包括用于存储多个控制码的装置。控制逻辑输出多个控制码之中一个对应于抽样结果的控制码。
第二时钟发生器包括一个锁相环(PLL)电路，用于按一个对应于控制码的分频比来把第一时钟信号进行分频并且用于把分频时钟信号作为时钟信号输出。PLL电路是一个分数PLL电路。
分频比包括一个系数N(在此N是正整数)和一个系数K(在此K是一个正整数)，系数N对应于整数分频比，系数K对应于分数分频比。分数PLL电路的分频比是N+(K/F)(在此N、K和F是整数)。第一时钟发生器是电阻电容(RC)振荡器。
按照本发明的另外一个方面，提供一种电子设备，包括：第一时钟发生器，用于生成第一时钟信号；抽样时钟发生器，用于接收来自第一时钟发生器中的第一时钟信号并且用于生成具有不同相位的多个抽样时钟信号；控制逻辑，用于通过使用来自抽样时钟信号发生器中的抽样时钟信号来抽样来自主计算机中的一个同步信号，并且用于生成一个对应于抽样结果的控制码；和第二时钟发生器，用于接收来自第一时钟发生器的第一时钟信号，并且用于根据来自控制逻辑的控制码生成第二时钟信号。
第二时钟发生器包括一个分数PLL电路，用于把第一时钟信号乘以一个对应于控制码的分频比实数倍并且用于输出一个具有预确定频率的时钟信号。电子设备是集成电路(IC)卡。
根据本发明的另一方面，这里提供一张用于通过串行总线与主计算机通信的IC卡，所述集成电路卡包括：第一时钟发生器，用于生成第一时钟信号；周期检测器，用于检测来自第一时钟发生器的第一时钟信号的周期，并且用于根据检测到的结果生成一个控制码；和第二时钟发生器，用于接收来自第一时钟发生器的第一时钟信号，并且用于根据来自周期检测器的控制码生成第二时钟信号。
在同步信号处于第一级时，控制逻辑输出在对应于抽样时钟信号脉冲数目总和的多个控制代码之中的一个控制码。串行总线是一个通用串行总线(USB)。IC卡是灵巧卡。
根据本发明的另一方面，这里提供一个用于通过串行总线与主计算机通信的灵巧卡，所述灵巧卡包括：接收机，用于通过串行总线接收来自主计算机的同步信号；时钟信号发生器电路，用于接收同步信号并且用于生成一个传输时钟信号；和发射机，用于与来自时钟信号发生器电路中的传输时钟信号同步地通过串行总线发射数据给主计算机，其中时钟信号发生器电路包括：内部时钟发生器，用于生成一个内部时钟信号；周期检测器，用于检测来自内部时钟发生器的内部时钟信号的周期，并且用于根据检测到的结果生成一个控制码；和传输时钟发生器，用于接收来自内部时钟发生器的内部时钟信号，并且用于根据从周期检测器中接收到的控制码生成一个传输时钟信号。
周期检测器包括：第一锁相环PLL电路，用于接收来自内部时钟发生器的内部时钟信号并且用于生成具有不同相位的多个抽样时钟信号；计数器，用于计算在同步信号的激活时间间隔期间来自第一PLL电路的抽样时钟信号的周期；加法器，用于把计数器所计算的抽样时钟信号的周期相加；和控制逻辑，用于输出对应于加法器输出的控制码。
第一PLL电路是一个整数PLL电路，并且包括一个用于生成具有不同相位的多个抽样时钟信号的差动环形振荡器。每一个抽样时钟信号的频率比内部时钟信号的更高。第二时钟发生器包括第二PLL电路，用于按一个对应于控制码的分频比对内部时钟信号进行分频，并且是一个分数PLL电路。
一种根据本发明用于生成时钟的方法包括如下步骤：生成一个内部时钟信号；检测内部时钟信号的周期，并且用于根据检测到的结果生成一个控制码；和接收内部时钟信号并且根据控制码生成一个传输时钟信号。
一种根据本发明用于控制通过串行总线与主计算机通信的灵巧卡的方法包括如下步骤：通过串行总线接收来自主计算机的同步信号；生成一个内部时钟信号；通过使用同步信号来检测内部时钟信号的周期，并且根据检测到的结果生成一个控制码；接收内部时钟信号，并且把接收到的内部时钟信号乘以一个根据控制码的比值来生成一个恒定时钟信号；和与传输时钟信号同步地通过串行总线发射数据给主计算机。
附图说明
通过根据附图详细地描述本发明的优选实施例，本发明上面的以及其它的特征将变得更加明显，附图中：
图1说明了根据本发明的优选实施例通过通用串行总线(USB)与主计算机耦合的灵巧卡；
图2说明了在建立阶段在主计算机和设备之间的数据收发操作；
图3说明了用于从主计算机发射数据给设备的OUT事务以及用于从设备发射数据给主计算机的IN事务；
图4说明了一个同步模式信号；
图5说明了如图1所示的时钟信号发生器电路；
图6说明了根据本发明另一优选实施例的一个包括周期检测器的时钟信号发生器电路；
图7说明了如图6所示的周期检测器的多相位发生器；
图8说明了如图7所示的多相位发生器的压控振荡器(VCO)；
图9说明了如图6所示的周期检测器的周期计数器；
图10说明了同步模式信号和抽样时钟信号；
图11说明了一个N分数锁相环(PLL)；
图12是根据如图6所示的内部时钟源生成的内部时钟信号频率排列的分频比表格；
图13是一个流程图，示出了根据本发明另一个优选实施例用于生成传输时钟信号的方法；
图14是一个表格，示出了根据如图6所示的内部时钟源生成的内部时钟信号频率的若干抽样脉冲和分频比的变化；和
图15说明了根据本发明优选实施例被使用的USB传输时钟信号的抖动规范。
具体实施方式
图1说明了根据本发明的优选实施例通过通用串行总线(USB)10与主计算机100耦合的灵巧卡200。主计算机100例如可以是个人计算机(PC)、笔记本计算机、个人数字助理(PDA)、摄像机、数字照相机或便携式电话。虽然下面给出的说明把灵巧卡200作为与主计算机100耦合的集成电路(IC)卡进行说明，但是灵巧卡200还可以是不具有用于生成稳定时钟信号的振荡器的任何电子设备。
参考图1，USB 10通过四线电缆发射信号和电源。例如，电源通过电源线VCC和GND从主计算机100被转送到灵巧卡200。信号在两个信号线D+和D-之间发射。虽然在下面将要描述的在主计算机100和灵巧卡200之间的通信涉及主计算机100和灵巧卡200之间的全速数据传输，但是可以在主计算机100和灵巧卡200之间使用各种数据传输速度。
当灵巧卡200接入主计算机100时，例如根据USB 2.0标准的一个USB协议定义一个控制转送，用于设置主计算机100和灵巧卡200之间的耦合。控制转送被分成建立阶段、数据阶段和信号交换(handshake)阶段。
图2示出了在建立阶段在主计算机100和设备200之间的数据收发操作。图3说明了在图2的收发操作期间用于从主计算机100发射数据给设备200的OUT事务以及用于从设备200发射数据给主计算机100的IN事务。如图2和3所示，为了执行主计算机100和设备200之间的收发操作，诸如帧开始(SOF)、SETUP、IN或OUT之类的一个分组传输信号在收发操作之前从主计算机100被发射到设备200。在每个分组的头部，例如如图4所示，安排了一个同步模式(pattern)。全速传输的同步模式包括8码元间隔。
如图1所示，灵巧卡200的接收机210检测从主计算机100提供的同步模式，并且输出也在图4中示出的一个同步模式信号。接收机210包括一个产生时钟信号的恢复电路211，该时钟信号速度是一被调节时钟信号的速度的两倍，并且还原从主计算机100中接收到的一个数据信号。
灵巧卡200还包括一个用于生成稳定传输时钟信号USB_TX_CLK的时钟信号发生器电路220。例如，时钟信号发生器电路220生成一个内部时钟信号，基于同步模式信号SYNC_P检测生成的时钟信号的周期，并且根据检测到的结果生成稳定传输时钟信号USB_TX_CLK。灵巧卡200还包括一个发射机230，它发射一个数据信号给主计算机100，该数据信号与从时钟信号发生器电路220中接收到的稳定传输时钟信号USB_TX_CLK同步。
图5说明了如图1所示的时钟信号发生器电路220。参见图5，时钟信号发生器电路220包括内部时钟源221、周期检测器222和时钟发生器223。内部时钟源221例如由电阻-电容(RC)振荡器组成，并且生成一个内部时钟信号I_CLK。除了RC振荡器之外，内部时钟源221由能够被IC使用的任何类型的振荡器组成。周期检测器222基于同步模式信号SYNC_P检测从内部时钟源221中发射的内部时钟信号I_CLK的周期，并且根据检测到的结果生成一个控制码。时钟发生器223接收内部时钟信号I_CLK，并生成根据控制码调整了的传输时钟信号USB_TX_CLK。传输时钟信号USB_TX_CLK被转送给如图1所示的发射机230。
图6说明了一个包括周期检测器320在内的时钟信号发生器电路300。如图6所示，内部时钟源310可以是一个RC振荡器。RC振荡器的百分比误差一般是±15％。例如，如果内部时钟源310被设计来生成10.41MHz的时钟信号，它实际上将生成10.41MHz±15％的内部时钟信号I_CLK，在此，误差百分比补偿诸如温度之类的外部情况。一个具有大漂移的时钟信号不适于USB传输。因此，时钟信号发生器电路300通过使用从主计算机中提供的一个同步模式，将由内部时钟源310生成的具有大漂移的内部时钟信号I_CLK转换为例如由USB 2.0标准定义的12MHz±0.25％范围内的一个时钟信号，并将其输出。
周期检测器320包括多相位生成器(例如，抽样时钟发生器)330、周期计数器340、寄存器350和控制逻辑360。图7说明了如图6所示的多相位发生器330。参考图7，多相位发生器330包括鉴相器(phase detector)331、电荷泵332、环形滤波器333、压控振荡器(VCO)334和分频器335。
如图7所示，鉴相器331把内部时钟源310生成的内部时钟信号I_CLK的相位与从分频器335中输出的时钟信号的相位进行比较，并且输出对应于它们相位差的相位差信号UP1和DN1。电荷泵332根据来自鉴相器331的相位差信号UP1和DN1调节提供给环形滤波器333的电荷。环形滤波器333生成一个与从电荷泵332中接收到的电荷成比例的直流(DC)电压。VCO 334输出一个频率对应于来自环形滤波器333的直流电压的时钟信号。分频器335把从VCO334中输出的时钟信号8分频。VCO 334还输出具有不同相位的六个抽样时钟信号CLK1～CLK6。
如图8所示，VCO 334是一个差动环形振荡器。六个抽样时钟信号CLK1～CLK6在一个周期期间具有相同的频率和不同的相位。抽样时钟信号CLK1～CLK6的相位，例如Phase_CLKn，由随后的等式表示。
Phase_CLKn＝SIN((2π*(8*I_CLK)*t)+nπ/3)    [等式1]
在此，n＝0，1，2，3，4，5
虽然示出从VCO 334中输出的时钟信号数目是六个，但是输出的时钟信号数目可以根据由内部时钟源310生成的内部时钟信号I_CLK的频率和多相位发生器330的分频比而变化。图10是同步模式信号SYNC_P和抽样时钟信号CLK1～CLK6的时序图。
返回到图6，为了检测内部时钟信号I_CLK的周期，周期计数器340计数来自多相位发生器330中的六个抽样时钟信号CLK1～CLK6的脉冲数目同时同步模式信号SYNC_P是逻辑‘1’并输出六个抽样时钟信号CLK1～CLK6的计数脉冲数目的总和CNT。同步模式信号SYNC_P在8码元间隔期间是逻辑‘1’并且周期为666.6ns。
图9示出了如图6所示的周期检测器320的周期计数器340的框图。参考图9，周期计数器340包括分别用于计数六个抽样时钟信号CLK1～CLK6的六个计数器341-346，和一个加法器347。在同步模式信号SYNC_P是逻辑‘1’时计数器341-346分别计数输入时钟信号的脉冲数目。由于每一个抽样时钟信号CLK1～CLK6的频率比内部时钟信号I_CLK 8分频的频率更高，所以在同步模式信号SYNC_P是逻辑′1′时六个抽样时钟信号CLK1～CLK6的脉冲数目的总和CNT等于用具有数倍于内部时钟信号I_CLK的频率(例如，8*6＝48)的一个信号抽样同步模式信号SYNC_P所获得的脉冲数目。
如上参考图6所述，当同步模式信号SYNC_P具有逻辑‘1’表示的一个时间间隔时，它具有一个666.6ns±0.25％＝666.6ns±116ps的周期。同步模式信号SYNC_P的一个码元的周期是83.3ns±200ps。换言之，时钟发生器电路300生成的USB传输时钟信号USB_TX_CLK的一个周期是83.3ns±200ps。当时钟信号发生器电路300产生一个周期为10.41ns±25ps的时钟信号时，它对周期为10.41ns±25ps的时钟信号进行分频以便获得周期为838.3ns±200ps的传输时钟信号USB_TX_CLK。
当生成的时钟信号的周期为10.375ns时，它具有10.41ns±25ps的最小值，并且同步模式信号SYNC_P是逻辑‘1’，则存在666.6/10.375＝64.25ns的脉冲。相比之下，当生成的时钟信号的周期为10.425ns时，它具有10.41ns±25ps的最大值，并且同步模式信号SYNC_P是逻辑‘1’，则存在666.6/10.425＝63.94ns的脉冲。因此，存在64.25ns-63.94ns的一个误差(即，大约0.3ns)。因此，为了区分一个大约为0.3ns的误差，约为0.16的量级必须通过从周期为10.41ns±25ps的信号中生成具有六个相位的抽样时钟信号CLK1～CLK6区分。
一个48分频锁相环(PLL)可以代替如图6所示的多相位发生器330。可是，当设计IC时高频PLL通常会导致许多困难。因此，根据本发明的优选实施例，一个8分频PLL可以用于替换48分频PLL，用于生成具有不同相位的抽样时钟信号CLK1～CLK6，从而实现一个更容易的IC设计过程。
返回来参考图6，控制逻辑360输出对应于脉冲数目总和的系数N和K给分数分频器(例如N分数PLL)370。系数N和K对应于储存在表格361中的脉冲数目总数。表格361由诸如只读存储器(ROM)之类的存储设备形成。控制逻辑360可以不用表格361而由逻辑门组成来输出对应于脉冲数目总和的系数N和K。控制逻辑360可以按照各种形式被修改。
分数分频器(fractional frequency divider)370按一个对应于系数N和K的分频比对内部时钟信号I_CLK进行分频，并且输出一个频率为例如为12MHz±0.25％的USB传输时钟信号USB_TX_CLK。图11详细地说明了分数分频器370。参见图11，分数分频器370包括鉴相器371、电荷泵372、环形滤波器373、VCO 374、分频器375、增量-总和(增量-总和)调制器376、模数扩展(modulus extension)电路377和双模分频器(dual modulus divider)378。鉴相器371把来自双模分频器378的反馈时钟信号的相位与来自内部时钟源310的内部时钟信号I_CLK的相位进行比较，并且输出相位差信号UP2和DN2。电荷泵372根据来自鉴相器371的相位差信号UP2和DN2调节提供给环形滤波器373的电荷。环形滤波器373生成一个与来自电荷泵372的电荷成比例的直流电压。VCO 374输出一个频率对应于来自环形滤波器373的直流电压的时钟信号FVCO。
分数分频器370基于对应于从周期计数器340中输出的脉冲数目总和的系数N和K对内部时钟信号I_CLK进行分数的分频。总的来说，一个用数字触发器电路实施的分频器具有比如是2，4，8，16....之类的2n的分频比。在本发明的优选实施例中，分数分频器370可以按一个自然数分频比、分数分频比或者按照一个指数的分频(例如2n)对时钟信号进行分频。
如果通过固定一个值‘p’以及调节‘a’和‘b’，双模分频器378的分频比为‘pa+b’，在此例如(0≤b≤a)，则可以获得自然的分频比的时钟信号。通过增量-总和调制器376周期性地改变‘b’，可以获得一个具有分数(或小数)分频比的时钟信号。
当内部时钟信号I_CLK的频率是10.41MHz±14％并且期望频率FVCO＝12MHz±0.25％时，根据内部时钟信号I_CLK的频率，关于分频比系数N+K/F的表格361如图12所示。频率FVCO由如下等式表示：
FVCO＝FI_CLK(N+K/F)                          [等式2]
在此，N、K和F是正整数。
回来参考图10，如果内部时钟信号I_CLK的周期是T1，并且抽样时钟信号CLK1～CLK6的每个频率是T2。那么，当同步模式信号SYNC_P为逻辑‘1’时，通过使用抽样时钟信号CLK1～CLK6中的脉冲数目的总和CNT(＝(666.6ns/T2)*6)从T1/10.41ns中获得一个除数。例如，当由周期计数器340获得的抽样时钟信号CLK1～CLK6中的脉冲数目总和CNT例如是381时，控制逻辑360分别输出8和18作为系数N和K。
在等式2中，当以8比特设计增量-总和调制器376时，FVCO＝FI_CLK(N+K/28)并且题答为1/28＝1/256＝0.0039。当K＝18时，增量-总和调制器376按顺序每18输出1并且每238输出0(例如，256-18＝238)。模数扩展电路377接收来自除法表格361中的N以及来自增量-总和调制器376中的0或1，并且输出‘a’和‘b’。例如，当N＝8和p＝2时，a＝4。然后′b′被增量-总和调制器376设置为0或1。双模分频器378基于来自模数扩展电路377的‘a’和‘b’获得‘pa+b’。双模分频器378还按‘pa+b’分频并输出VCO 374的输出信号FVCO给鉴相器371。当N＝8和K＝18时，VCO 374的输出信号FVCO通过重复增量-总和调制器376、模数扩展电路377和双模分频器378的操作而被分频(例如，8+18/256次)。
时钟信号发生器电路300不必利用分数分频器370降低内部时钟信号I_CLK的频率就可以获得期望频率的传输时钟信号USB_TX_CLK。因此，具有宽带宽的环形滤波器373被设计具有一个快速观看时间。因此，当由于外围温度或电源电压使内部时钟信号I_CLK的频率比期望频率更高时，从周期检测器320中输出的脉冲数目总和降低，导致系数K值的增加。反之，当内部时钟信号I_CLK的频率比期望频率低时，从周期检测器320中输出的脉冲数目总数增加，因此导致系数K值的降低，因此VCO 374的输出信号FVCO的频率保持在一个恒定值。换言之，虽然诸如温度或电源电压之类的外部情况可能改变，但是VCO 374的输出信号FVCO的频率保持恒定。分频器375对VCO374的输出信号FVCO进行8分频，并且输出分频信号作为传输时钟信号USB_TX_CLK。如图1所示的发射机230与传输时钟信号USB_TX_CLK同步地通过USB 10发射数据给主计算机100。
当由内部时钟源310生成的内部时钟信号I_CLK的频率变化范围很大时，系数N的值以及系数K的值将发生变化。这使控制逻辑360的设计变得复杂。为了简化控制逻辑360的设计，如图6所示的一个偏移寄存器350被提供来改变系数K值。
图13是一个流程图，说明了根据本发明另一个优选实施例用于生成传输时钟信号的方法。参见图6和13，内部时钟源310产生内部时钟信号I_CLK(步骤S400)。周期检测器320接收来自内部时钟源310的内部时钟信号I_CLK，生成具有不同相位的多个抽样时钟信号，抽样同步模式信号SYNC_P，并检测来自抽样信号的脉冲数目CNT的内部时钟信号I_CLK的周期(步骤S410)。周期检测器320还生成对应于检测到的内部时钟信号I_CLK的周期的系数N和K。分数分频器370输出一个对应于系数N和K的分频比‘pa+b’(步骤S430)，并且把内部时钟信号I_CLK乘以分频比‘pa+b’以便输出一个传输时钟信号USB_TX_CLK(步骤S440)。
图14的表格示出了根据如图6所示的内部时钟源310生成的内部时钟信号I_CLK的一频率的抽样脉冲CNT的数目CNT和分频比N+K/F的变化。当内部时钟信号I_CLK的频率增加时，抽样脉冲的数目CNT降低，使得分频比N+K/F增加。反之，当内部时钟信号I_CLK的频率降低时，抽样脉冲的数目CNT增加，使得分频比N+K/F降低。因此允许图6的时钟信号发生器电路300来形成一个负反馈。其结果，时钟信号发生器电路300可以获得一个稳定的频率。
现在将参考图15讨论与本发明优选实施例一起使用的USB传输时钟信号USB_TX_CLK的抖动规范。如图15所示，发射/接收信号的传输速度例如是12MHz±0.25％，并且连续的转换抖动为N*TPERIOD+TXDJ1。例如根据USB 2.0标准，当对于6次转换连续地存在逻辑‘1’，则它被调节为逻辑‘0’。在这种情况下，连续转换的抖动为7*TPERIOD±3.5ns，并且因为JK对的传输抖动为N*TPERIOD+TXDJ2，所以一个连续转换的抖动变成14*TPERIOD±4ns。
根据本发明的优选实施例，根据诸如USB 2.0标准之类的USB标准适于USB通信的时钟信号可以由时钟信号发生器电路产生而不必使用诸如晶体振荡器之类的一个精确的时钟发生器。另外，时钟信号发生器电路可被使用在用于产生适于串行总线通信的稳定时钟信号的电子设备中。另外，时钟信号发生器电路可被用于能够通过USB与主计算机通信的IC卡中。
虽然参考本发明的优选实施例已经特别示出并描述了本发明，但是本领域普通技术人员应该理解：在不偏离由权利要求定义的本发明的精神和范围的前途下可以进行形式上和细节上的各种变化。

Claims (24)

1.一种时钟信号发生器电路，包括：
一第一时钟发生器，用于生成第一时钟信号；
一周期检测器，用于检测来自该第一时钟发生器的第一时钟信号的周期，并且用于根据检测到的周期生成一个控制码；和
一第二时钟发生器，用于接收来自该第一时钟发生器的第一时钟信号，并且用于根据从周期检测器中接收到的控制码生成第二时钟信号。
2.权利要求1的时钟信号发生器电路，其中该周期检测器包括：
一抽样时钟信号发生器，用于接收来自第一时钟信号发生器中的第一时钟信号并且用于生成具有不同相位的多个抽样时钟信号；和
一控制逻辑，用于通过使用来自抽样时钟信号发生器的抽样时钟信号来抽样来自主计算机中的一个同步信号，并且用于生成一个对应于抽样信号的控制码。
3.权利要求2的时钟信号发生器电路，其中每一个抽样时钟具有比第一时钟信号的频率更高的频率。
4.权利要求2的时钟信号发生器电路，其中控制逻辑包括一个用于存储多个控制码的存储设备。
5.权利要求4的时钟信号发生器电路，其中控制逻辑从多个控制码之中输出一个对应于抽样信号的控制码。
6.权利要求1的时钟信号发生器电路，其中第二时钟发生器包括一个锁相环(PLL)电路，用于按对应于控制码的一分频比对第一时钟信号分频并且用于把分频的时钟信号作为时钟信号输出。
7.权利要求6的时钟信号发生器电路，其中PLL电路是一个分数PLL。
8.权利要求7的时钟信号发生器电路，其中分频比包括一个系数N(在此N是正整数)和一个系数K(在此K是一个正整数)，系数N对应于整数分频比，系数K对应于分数分频比。
9.权利要求8的时钟信号发生器电路，其中分数PLL的分频比是N+(K/F)(在此N、K和F是整数)。
10.权利要求1的时钟信号发生器电路，其中第一时钟发生器是电阻电容(RC)振荡器。
11.权利要求1的时钟信号发生器电路，其中时钟信号发生器电路置于一用于通过串行总线与主计算机通信的集成电路(IC)卡上。
12.权利要求11的时钟信号发生器电路，其中在同步信号处于第一级时，控制逻辑从对应于抽样时钟信号脉冲数目总和的多个控制代码中输出一个控制码。
13.权利要求11的时钟信号发生器电路，其中串行总线是一通用串行总线(USB)。
14.一种电子设备，包括：
一第一时钟发生器，用于生成第一时钟信号；
一抽样时钟发生器，用于接收来自第一时钟发生器中的第一时钟信号并且用于生成具有不同相位的多个抽样时钟信号；
一控制逻辑，用于通过使用来自抽样时钟信号发生器的抽样时钟信号抽样来自主计算机的一同步信号，并且用于生成一对应于抽样信号的控制码；和
一第二时钟发生器，用于接收来自第一时钟发生器的第一时钟信号，并且用于根据来自控制逻辑的控制码生成第二时钟信号。
15.权利要求14的电子设备，其中第二时钟发生器包括一个分数锁相环(PLL)，用于把第一时钟信号乘以一个对应于控制码的分频比实数倍并且用于输出一个具有预确定频率的时钟信号。
16.权利要求14的电子设备，其中电子设备是一集成电路(IC)卡。
17.一种用于通过串行总线与主计算机通信的灵巧卡，所述灵巧卡包括：
一接收机，用于通过串行总线接收来自主计算机的同步信号；
一时钟信号发生器电路，用于接收同步信号并且用于生成一个传输时钟信号；和
一发射机，用于与来自时钟信号发生器电路中的传输时钟信号同步地通过串行总线发射数据给主计算机，其中时钟信号发生器电路包括：
一内部时钟发生器，用于生成一个内部时钟信号；
一周期检测器，用于检测来自内部时钟发生器的内部时钟信号的周期，并且用于根据检测到的结果生成一个控制码；和
一传输时钟发生器，用于接收来自内部时钟发生器的内部时钟信号，并且用于根据来自周期检测器中的控制码生成一个传输时钟信号。
18.权利要求17的灵巧卡，其中周期检测器包括：
一第一锁相环(PLL)，用于接收来自内部时钟发生器的内部时钟信号并且用于生成具有不同相位的多个抽样时钟信号；
一计数器，用于计数在同步信号的激活时间间隔期间来自第一PLL的抽样时钟信号的周期；
一加法器，用于把计数器所计数的抽样时钟信号的周期相加；和
一控制逻辑，用于输出对应于加法器输出的控制码。
19.权利要求18的灵巧卡，其中第一PLL是整数PLL。
20.权利要求19的灵巧卡，其中第一PLL包括一个差动环形振荡器，用于生成具有不同相位的多个抽样时钟信号。
21.权利要求17的灵巧卡，其中第二时钟发生器包括第二PLL，用于按一个对应于控制码的分频比对内部时钟信号进行分频。
22.权利要求21的灵巧卡，其中第二PLL是一个分数PLL。
23.一种用于生成时钟的方法，包括如下步骤：
生成一个内部时钟信号；
检测内部时钟信号的周期，并且用于根据检测到的周期生成一个控制码；和
接收内部时钟信号并且根据控制码生成一个传输时钟信号。
24.一种用于控制通过串行总线与主计算机通信的灵巧卡的方法，所述方法包括如下步骤：
通过串行总线接收来自主计算机的同步信号；
生成一个内部时钟信号；
通过使用同步信号来检测内部时钟信号的周期，并且根据检测到的周期生成一个控制码；
接收内部时钟信号，并且把接收到的内部时钟信号乘以一个根据控制码的比值来生成一个传输时钟信号；和
与传输时钟信号同步地通过串行总线发射数据给主计算机。
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